集成电路制造技术

本发明专利技术提供了一种集成电路

【技术实现步骤摘要】
集成电路、数据储存的方法及获得错误校正数据的方法


[0001]本公开技术是关于存储器集成电路
(integrated circuit
；
IC)
，且特定言之，是关于减小读取数据的位错误率
(bit
‑
error rate
；
BER)
的集成电路
、
将数据储存于集成电路中的方法以及自存储器中储存于多个位置中的数据获得错误校正数据的方法
。

技术介绍

[0002]存储器芯片的位错误率
(BER)
随着更先进的技术节点变得更高
。
现有产品使用先进的错误侦测及校正技术，且尝试在不同读取条件下进行读取以恢复损坏的数据
。
[0003]然而，若存在过多错误位，则无法恢复一些数据
。
此对于重要数据
(
诸如对于操作系统
)
是不可接受的，且可使用数据的额外副本来增强数据完整性
。
[0004]在存储器内计算
(computing
‑
in
‑
memory
；
CIM)
应用中，在存储器芯片内部执行某些计算操作
。
在无内部错误校正码
(ECC)
电路校正数据的情况下，
CIM
应用受高数据错误率妨碍
。

技术实现思路

[0005]在第一实施例中，所公开技术提供集成电路r/>(IC)
，所述集成电路包括与存储器内计算
(CIM)
逻辑耦接的存储器阵列
。
存储器具有一或多个存储器单元阵列
。CIM
逻辑对冗余地储存于存储器阵列中的三个或大于三个位执行多数决功能以获得错误校正数据
。CIM
逻辑可包含组合逻辑以执行多数决功能
。
[0006]IC
可还包含
I/O
接口
、
页缓冲器，所述页缓冲器包含第一位数据缓冲器
、
第二位数据缓冲器以及第三位数据缓冲器
。CIM
逻辑可包含逻辑电路以对储存于第一位数据缓冲器
、
第二位数据缓冲器及
/
或第三位数据缓冲器中的位执行至少部分的多数决功能，其中多个位缓冲单元的第一位数据缓冲器
D1
联合地形成第一数据缓冲器，多个位缓冲单元的第二位数据缓冲器联合地形成第二数据缓冲器，且多个位缓冲单元的第三位数据缓冲器联合地形成第三数据缓冲器
。
此外，
IC
可包含控制电路，所述控制电路与输入
/
输出接口
、
存储器阵列以及页缓冲器耦接，且经组态以自输入
/
输出接口接收控制信号，且响应于冗余读取数据控制信号，自存储器阵列中的三个或大于三个不同位置读取数据，且对自三个或大于三个不同位置读取的数据执行多数决功能以获得错误校正数据，且将错误校正数据复制至输入
/
输出接口或将错误校正数据用于新的
CIM
逻辑操作
。
[0007]在实施例中，控制电路可经组态以响应于“冗余写入数据”控制信号而将数据自输入
/
输出接口复制至存储器阵列中的三个或大于三个不同位置中的每一个
。
[0008]在另一实施例中，控制电路可经组态以响应于冗余读取数据控制信号而执行多数决功能以提供错误校正数据
。
[0009]在另一实施例中，
IC
可包含耦接于页缓冲器与输入
/
输出接口之间的快取存储器
。
[0010]在实施例中，控制电路可经组态以输出信号以使
CIM
逻辑执行包含以下的操作：自存储器阵列中的第一位置读取数据，且将自第一位置读取的数据储存于第一数据缓冲器
中；自存储器阵列中的第二位置读取数据，且将自第二位置读取的数据储存于第二数据缓冲器中；对储存于第一数据缓冲器中的数据以及储存于第二数据缓冲器中的数据执行位
XNOR
运算，且将由位
XNOR
运算产生的数据储存于第三数据缓冲器中；对储存于第三数据缓冲器中的数据以及储存于第一数据缓冲器中的数据执行第一位
AND
运算，且将由第一位
AND
运算产生的数据储存于第一数据缓冲器中；自存储器阵列中的第三位置读取数据，且将自第三位置读取的数据储存于第二数据缓冲器中；对储存于第二数据缓冲器中的数据以及来自储存于第三数据缓冲器中的数据的反相位执行第二位
AND
运算，且将由第二位
AND
运算产生的数据储存于第二数据缓冲器中；以及对储存于第一数据缓冲器中的数据以及储存于第二数据缓冲器中的数据执行位
OR
运算，且使用由位
OR
运算产生的数据作为错误校正数据
。
[0011]在另一实施例中，控制电路经组态以输出信号以使
CIM
逻辑执行包含以下的操作：自存储器阵列中的第一位置读取数据，且将自第一位置读取的数据储存于第一数据缓冲器中；自存储器阵列中的第二位置读取数据，且将自第二位置读取的数据储存于第二数据缓冲器中；对储存于第一数据缓冲器中的数据以及储存于第二数据缓冲器中的数据执行位
XNOR
运算，且将由位
XNOR
运算产生的数据储存于第三数据缓冲器中；自存储器阵列中的第三位置读取数据，且将自第三位置读取的数据储存于第二数据缓冲器中；对储存于第三数据缓冲器中的数据以及储存于第一数据缓冲器中的数据执行第一位
AND
运算，且将由第一位
AND
运算产生的数据储存于第一数据缓冲器中；对储存于第二数据缓冲器中的数据以及来自储存于第三数据缓冲器中的数据的反相位执行第二位
AND
运算，且将由第二位
AND
运算产生的数据储存于第二数据缓冲器中；以及对储存于第一数据缓冲器中的数据以及储存于第二数据缓冲器中的数据执行位
OR
运算，且使用由位
OR
运算产生的数据作为错误校正数据
。
[0012]在实施例中，提供一种将数据地储存于集成电路
(IC)
的存储器阵列中的方法
。
存储器阵列可包含一或多个存储器单元阵列，
IC
可包含地址暂存器及与存储器阵列耦接的存储器内计算
(CIM)
逻辑
。
方法可包含：将安全储存的档案的至少一个地址保存在地址暂存器中；由地址暂存器输出安全储存的档案的三个或大于三个地址；以及实施
CIM
逻辑以对安全储存的档案的三个或大于三个位执行多数决功能，以在存储器阵列中将三个或大于三个位冗余地储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种集成电路
IC
，其特征在于，包括：存储器阵列，包含一或多个存储器单元阵列；地址暂存器，经组态以：保存安全储存的档案的至少一个地址，且输出所述安全储存的档案的三个或大于三个地址；以及存储器内计算
CIM
逻辑，与所述存储器阵列耦接且经组态以对所述安全储存的档案的三个或大于三个位执行多数决功能，其中所述三个或大于三个位在所述存储器阵列中冗余地储存于与所述存储器阵列中的所述三个或大于三个地址相关联的三个或大于三个不同位置中
。2.
根据权利要求1所述的
IC
，其特征在于，所述
CIM
逻辑包括专用位逻辑以执行所述多数决功能
。3.
根据权利要求1所述的
IC
，其特征在于，还包括：输入
/
输出接口；页缓冲器，包含多个位缓冲单元，所述多个位缓冲单元各自包含：第一位数据缓冲器；第二位数据缓冲器；以及第三位数据缓冲器；以及所述
CIM
逻辑，包含逻辑电路以对储存于所述第一位数据缓冲器
、
所述第二位数据缓冲器及
/
或所述第三位数据缓冲器中的位执行所述至少部分的多数决功能，其中所述多个位缓冲单元的所述第一位数据缓冲器联合地形成第一数据缓冲器，所述多个位缓冲单元的所述第二位数据缓冲器联合地形成第二数据缓冲器，且所述多个位缓冲单元的所述第三位数据缓冲器联合地形成第三数据缓冲器；以及控制电路，与所述输入
/
输出接口
、
所述存储器阵列以及所述页缓冲器耦接，且经组态以：自所述输入
/
输出接口接收控制信号；以及响应于冗余读取数据控制信号，自所述存储器阵列中的所述三个或大于三个不同位置读取数据，且对自所述三个或大于三个不同位置读取的所述数据执行所述多数决功能以获得错误校正数据，且将所述错误校正数据复制至所述输入
/
输出接口，或将所述错误校正数据用于新的
CIM
逻辑操作
。4.
根据权利要求3所述的
IC
，其特征在于，所述控制电路经组态以响应于冗余写入数据控制信号而将数据自所述输入
/
输出接口复制至所述存储器阵列中的所述三个或大于三个不同位置中的每一个
。5.
根据权利要求3所述的
IC
，其特征在于，所述控制电路经组态以响应于所述冗余读取数据控制信号而执行所述多数决功能以提供所述错误校正数据
。6.
根据权利要求3所述的
IC
，其特征在于，还包括耦接于所述页缓冲器与所述输入
/
输出接口之间的快取存储器
。7.
根据权利要求3所述的
IC
，其特征在于，所述控制电路经组态以输出信号以使所述
CIM
逻辑执行包含以下的操作：自所述存储器阵列中的第一位置读取数据，且将自所述第一位置读取的所述数据储存
于所述第一数据缓冲器中；自所述存储器阵列中的第二位置读取数据，且将自所述第二位置读取的所述数据储存于所述第二数据缓冲器中；对储存于所述第一数据缓冲器中的所述数据以及储存于所述第二数据缓冲器中的所述数据执行位
XNOR
运算，且将由所述位
XNOR
运算产生的数据储存于所述第三数据缓冲器中；对储存于所述第三数据缓冲器中的所述数据以及储存于所述第一数据缓冲器中的所述数据执行第一位
AND
运算，且将由所述第一位
AND
运算产生的数据储存于所述第一数据缓冲器中；自所述存储器阵列中的第三位置读取数据，且将自所述第三位置读取的所述数据储存于所述第二数据缓冲器中；对储存于所述第二数据缓冲器中的所述数据以及来自储存于所述第三数据缓冲器中的所述数据的反相位执行第二位
AND
运算，且将由所述第二位
AND
运算产生的数据储存于所述第二数据缓冲器中；以及对储存于所述第一数据缓冲器中的所述数据以及储存于所述第二数据缓冲器中的所述数据执行位
OR
运算，且使用由所述位
OR
运算产生的数据作为所述错误校正数据
。8.
根据权利要求3所述的
IC
，其特征在于，所述控制电路经组态以输出信号以使所述
CIM
逻辑执行包含以下的操作：自所述存储器阵列中的第一位置读取数据，且将自所述第一位置读取的所述数据储存于所述第一数据缓冲器中；自所述存储器阵列中的第二位置读取数据，且将自所述第二位置读取的所述数据储存于所述第二数据缓冲器中；对储存于所述第一数据缓冲器中的所述数据以及储存于所述第二数据缓冲器中的所述数据执行位
XNOR
运算，且将由所述位
XNOR
运算产生的数据储存于所述第三数据缓冲器中；自所述存储器阵列中的第三位置读取数据，且将自所述第三位置读取的所述数据储存于所述第二数据缓冲器中；对储存于所述第三数据缓冲器中的所述数据以及储存于所述第一数据缓冲器中的所述数据执行第一位
AND
运算，且将由所述第一位
AND
运算产生的数据储存于所述第一数据缓冲器中；对储存于所述第二数据缓冲器中的所述数据以及来自储存于所述第三数据缓冲器中的所述数据的反相位执行第二位
AND
运算，且将由所述第二位
AND
运算产生的数据储存于所述第二数据缓冲器中；以及对储存于所述第一数据缓冲器中的所述数据以及储存于所述第二数据缓冲器中的所述数据执行位
OR
运算，且使用由所述位
OR
运算产生的数据作为所述错误校正数据
。9.
一种将数据储存于集成电路
IC
的存储器阵列中的方法，其特征在于，所述存储器阵列包含一或多个存储器单元阵列，所述
IC
包含地址暂存器以及与所述存储器阵列耦接的存储器内计算
CIM
逻辑，所述方法包括：将安全储存的档案的至少一个地址保存在所述地址暂存器中；
由所述地址暂存器输出所述安全储存的档案的三个或大于三个地址；以及实施所述
CIM
逻辑以对所述安全储存的档案的三个或大于三个位执行多数决功能，以在所述存储器阵列中将所述三个或大于三个位冗余地储存于与所述存储器阵列中的所述三个或大于三个地址相关联的三个或大于三个不同位置中
。10.
根据权利要求9所述的方法，其特征在于，所述
CIM
逻辑包括专用位逻辑以执行所述多数决功能
。11.
根据权利要求9所述的方法...

【专利技术属性】
技术研发人员：洪硕男，洪俊雄，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：