数据加解密处理模块制造技术

本实用新型专利技术提供一种数据加解密处理模块，包括

【技术实现步骤摘要】
数据加解密处理模块


[0001]本技术涉及数据安全领域，尤其涉及一种数据加解密处理模块
。

技术介绍

[0002]物联网设备安全问题已经成为新的信息安全隐患，主流的物联网安全防护集中在网络及系统层面，忽略了设备硬件自身安全性
。
而现有技术公开的安全模块一般集成信号发生器，通过算法对输出信号随机采样并做运算，将得到的伪随机数作为密钥，再结合加密算法对数据加密，该种方式在黑客监听获取到密钥算法后很容易破译密文
。

技术实现思路

[0003]本技术提供一种数据加解密处理模块，通过将真随机的量子密钥存储在密钥存储器上，无需
SOC
芯片内部再生成伪随机密钥，以解决现有技术中数据加密安全性不高的技术问题，同时提高加解密处理速率
。
[0004]本技术采用的技术方案如下：
[0005]一种数据加解密处理模块，包括
SOC
芯片和密钥存储器，所述
SOC
芯片和所述密钥存储器通过
PCB
板电气连接，且两者基于
SPI
接口通讯；所述密钥存储器用于存储量子密钥，所述
SOC
芯片集成有加解密协处理器和临时存储单元，所述临时存储单元用于缓存待加密数据，所述加解密协处理器用于将所述待加密数据和所述量子密钥代入国密算法实现数据加解密
。
[0006]进一步的，还包括第一通讯单元，所述第一通讯单元与所述
SOC
芯片基于
USB
>接口通讯；所述第一通讯单元具有两排定义相同的引脚
。
[0007]进一步的，还包括第二通讯单元，所述第二通讯单元与所述第一通讯单元定义相同的引脚连接；所述第一通讯单元和所述第二通讯单元设于所述
PCB
板的对端，共同组成所述数据加解密处理模块的上位机通讯模组
。
[0008]进一步的，所述
PCB
板设有电源电路，所述电源电路的第一通电端连接所述上位机通讯模组，并依次经串联的第一发光二极管和第一分压电阻接地；所述电源电路的第二通电端连接所述
SOC
芯片，并经稳压管接地；所述第一通电端和所述第二通电端之间设有第二分压电阻
。
[0009]进一步的，所述
PCB
板设有
Bootloader
控制电路，所述
Bootloader
控制电路具有电源端
、
接地端和控制端，分别与所述
SOC
芯片对应功能的引脚连接；其中，所述电源端和所述控制端之间依次串联第三分压电阻和第二发光二极管，所述控制端和所述接地端之间设有端子开关，所述端子开关用于在导通状态下使所述数据加解密处理模块切换至下载代码模式
。
[0010]进一步的，所述密钥存储器至少通过数据输入引脚
、
数据输出引脚
、
控制引脚
、
时钟引脚
、
片选引脚和电源引脚连接于所述
SOC
芯片，且所述电源引脚经第一去耦电容接地
。
[0011]进一步的，所述密钥存储器和所述
SOC
芯片设于所述
PCB
板的相反两侧
。
[0012]进一步的，所述
PCB
板设有保护电路，所述保护电路分别连接所述
SOC
芯片的
VDD33
引脚和
VDD
引脚；其中，所述保护电路包括并联的第二去耦电容和第三去耦电容，所述第二去耦电容的容量为
3.3
μ
F
，所述第三去耦电容容量为
0.1
μ
F。
[0013]与现有技术相比：本技术具有以下有益效果：
[0014](1)
本技术将用于加解密数据的量子密钥存储在密钥存储器中，无需
SOC
芯片内部再集成信号发生器以生成伪随机密钥，能够解决现有技术中数据加密安全性不高的技术问题，同时提高加解密处理速率
。
[0015](2)
本技术将密钥存储器与
SOC
芯片分开设置，便于通过上位机通讯模组实现量子密钥充注
。
[0016](3)
本技术布设密钥存储器和
SOC
芯片位于
PCB
板的相反侧，上位机通讯模组与
SOC
芯片同侧设置，充分利用
PCB
板空间，避免板子过大导致上位机需要留存较大的安装空间，进而导致上位机体积增大
。
[0017](4)
本技术设置上位机通讯模组具有设于
PCB
板对端的第一通讯单元和第二通讯单元，第一通讯单元连接上位机主板和
SOC
芯片，第二通讯单元可用于连接上位机外设，以便在第一通讯单元同时占用两排并行的上位机通讯接口时，其中一排通讯接口被与第一通讯单元电连接的第二通讯单元转移至
PCB
板的其他位置，从而达到能够充分利用上位机主控板通讯接口的目的
。
[0018](5)
本技术
SOC
芯片和密钥存储器的电源引脚均连接去耦电容，以使芯片和密钥存储器供电稳定，减小其他元件噪声对芯片和密钥存储器产生干扰
。
附图说明
[0019]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图
。
[0020]图1是本技术实施例中数据加解密处理模块整体原理框图；
[0021]图2是本技术实施例中上位机通讯模块中第一通讯单元与
SOC
芯片通讯的电路图；
[0022]图3是本技术实施例中上位机通讯模块中第二通讯单元引脚定义图；
[0023]图4是本技术实施例中连接上位机通讯模块和
SOC
芯片的电源电路图；
[0024]图5是本技术实施例中连接
SOC
芯片的
Bootloader
控制电路图；
[0025]图6是本技术实施例中密钥存储器与
SOC
芯片通讯的电路图；
[0026]图7是本技术实施例中
SOC
芯片的引脚定义图
。
具体实施方式
[0027]在本技术说明书的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或隐含指明所指示的技术特征的数量
。
由此，限定有“第一”、“第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种数据加解密处理模块，其特征在于，包括
SOC
芯片和密钥存储器，所述
SOC
芯片和所述密钥存储器通过
PCB
板电气连接，且两者基于
SPI
接口通讯；所述密钥存储器用于存储量子密钥，所述
SOC
芯片集成有加解密协处理器和临时存储单元，所述临时存储单元用于缓存待加密数据，所述加解密协处理器用于将所述待加密数据和所述量子密钥代入国密算法实现数据加解密
。2.
如权利要求1所述的数据加解密处理模块，其特征在于，还包括第一通讯单元，所述第一通讯单元与所述
SOC
芯片基于
USB
接口通讯；所述第一通讯单元具有两排定义相同的引脚
。3.
如权利要求2所述的数据加解密处理模块，其特征在于，还包括第二通讯单元，所述第二通讯单元与所述第一通讯单元定义相同的引脚连接；所述第一通讯单元和所述第二通讯单元设于所述
PCB
板的对端，共同组成所述数据加解密处理模块的上位机通讯模组
。4.
如权利要求3所述的数据加解密处理模块，其特征在于，所述
PCB
板设有电源电路，所述电源电路的第一通电端连接所述上位机通讯模组，并依次经串联的第一发光二极管和第一分压电阻接地；所述电源电路的第二通电端连接所述
SOC
芯片，并经稳压管接地；所述第一通电端和所述第二通电端之间设有第二分压电阻
。5.
如权利要求1所述的数据加解密处理模块，其特征在于，所述
PCB

【专利技术属性】
技术研发人员：范犇，田阳柱，徐红星，
申请(专利权)人：长江量子武汉科技有限公司，
类型：新型
国别省市：