使用电压倍增器电平移位时钟信号的电路制造技术

本公开涉及使用电压倍增器电平移位时钟信号的电路

【技术实现步骤摘要】
使用电压倍增器电平移位时钟信号的电路
[0001]本申请是申请日为
2018
年
09
月
27
日
、
申请号为
201811133577.4、
专利技术名称为“使用电压倍增器电平移位时钟信号的电路”的申请的分案申请
。


[0002]本专利技术涉及电平移位电路，并且具体地，涉及用于使用电压倍增器电平移位时钟信号的电路
。

技术介绍

[0003]现在常见集成电路包括多个电源电压域
。
例如，集成电路的第一功能电路可以在具有第一电压电平处的电源电压的第一电源电压域中进行操作，并且集成电路的第二功能电路可以在具有第二电压电平处的电源电压的第二电源电压域中进行操作，第二电压电平不同于
(
高于或低于
)
第一电压电平
。
第一功能电路和第二功能电路都可以是响应时钟信号的时钟电路
。
由于这些功能电路在不同的电源电压域中进行操作，所以时钟信号必须电平移位以适当地在每个电源电压域中驱动电路操作
。
然而，关键的是电平移位操作不能扭曲时钟信号的频率
。
本领域需要一种电平移位电路，其可以在电源电压域之间电平移位高频时钟信号而不引入频率失真
。

技术实现思路

[0004]在一个实施例中，一种电路包括：电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从第一电压倍增的第二电压的输出电压节点，并且包括第一中间节点和第二中间节点
、
以及第三中间节点和第四中间节点，第一中间节点和第二中间节点分别电容性地耦合以接收第一时钟信号的相反相位，第一时钟信号的电压在地电压和第一电压电平之间改变，第三中间节点和第四中间节点分别电容性地耦合以接收第二时钟信号的相反相位，第二时钟信号的电压在地电压和第二电压电平之间改变，第二电压电平大于第一电压电平；第一
CMOS
驱动器电路，具有耦合至第一中间节点的输入
、
耦合以接收电平移位电压的第一源极端子
、
第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及第二
CMOS
驱动器电路，具有耦合至第二中间节点的输入
、
耦合以接收电平移位电压的第一源极端子
、
第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的另一相位的输出
。
[0005]在一个实施例中，一种电路包括：电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从第一电压倍增的第二电压的输出电压节点，并且包括第一中间节点和第二中间节点
、
以及第三中间节点和第四中间节点，第一中间节点和第二中间节点分别电容性地耦合以接收第一时钟信号的相反相位，第一时钟信号的电压在地电压和第一电压电平之间改变，第三中间节点和第四中间节点，分别电容性地耦合以接收第二时钟信号的相反相位，第二时钟信号的电压在地电压和第二电压电平之间改变，第二电压电平大于第一电压电平；第一
CMOS
驱动器电路，具有耦合至参考电压的输入
、
耦合至第一中间
节点或第三中间节点中的一个的第一源极端子
、
耦合以接收第一时钟信号的相位的第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及第二
CMOS
驱动器电路，具有耦合至参考电压的输入
、
耦合至第二中间节点或第四中间节点中的一个的第一源极端子
、
耦合以接收第一时钟信号的另一相位的第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的另一相位的输出
。
[0006]在一个实施例中，一种电路包括：电压倍增器电路，具有被配置为接收第一电压的输入电压节点和被配置为生成从第一电压倍增的第二电压的输出电压节点，并且包括第一中间节点和第二中间节点
、
以及第三中间节点和第四中间节点，第一中间节点和第二中间节点分别电容性地耦合以接收第一时钟信号的相反相位，第一时钟信号的电压在地电压和第一电压电平之间改变，第三中间节点和第四中间节点分别电容性地耦合以接收第二时钟信号的相反相位，第二时钟信号的电压在地电压和第二电压电平之间改变，第二电压电平大于第一电压电平；第一
CMOS
驱动器电路，具有耦合至第三中间节点的输入
、
耦合以接收电平移位电压的第一源极端子
、
第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的一个相位的输出；以及第二
CMOS
驱动器电路，具有耦合至第四中间节点的输入
、
耦合以接收电平移位电压的第一源极端子
、
第二源极端子以及被配置为生成从第一时钟信号进行电平移位的第三时钟信号的另一相位的输出
。
附图说明
[0007]为了更好地理解实施例，现在将仅通过附图的示例来进行参考，其中：
[0008]图1示出了用于时钟电平移位器电路的电路图；
[0009]图2是用于时钟电压升压电路的电路图；
[0010]图
3A
和图
3B
输出了时钟信号波形；
[0011]图4示出了由图1的电路生成的电平移位时钟信号波形；
[0012]图5示出了用于时钟电平移位器电路的电路图；
[0013]图6示出了由图5的电路生成的电平移位时钟信号波形；
[0014]图7示出了用于时钟电平移位器电路的电路图；
[0015]图8示出了由图7的电路生成的电平移位时钟信号波形；
[0016]图9示出了用于时钟电平移位器电路的电路图；
[0017]图
10
示出了由图9的电路生成的电平移位时钟信号波形；
[0018]图
11
示出了用于时钟电平移位器电路的电路图；
[0019]图
12
示出了由图
11
的电路生成的电平移位时钟信号波形；
[0020]图
13
示出了用于时钟电平移位器电路的电路图；
[0021]图
14
示出了由图
13
的电路生成的电平移位时钟信号波形；
[0022]图
15
示出了用于时钟电平移位器电路的电路图；
[0023]图
16
示出了由图
15
的电路生成的电平移位时钟信号波形；
[0024]图
17
示出了用于时钟电平移位器电路的电路图；以及
[0025]图
18
示出了由图
17
的电路生成的电平移位时钟信号波形...

【技术保护点】

【技术特征摘要】
1.
一种电路，包括：电压倍增器电路，具有：输入电压节点，被配置为接收第一电压；输出电压节点，被配置为生成从所述第一电压倍增的第二电压；以及时钟输入节点，被配置为接收第一时钟信号的相反相位，所述第一时钟信号的电压在地电压和第一电压电平之间改变；其中所述电压倍增器电路包括响应于所述第一时钟信号而振荡的第一内部节点和第二内部节点；第一
CMOS
驱动器电路，具有耦合到所述第一内部节点的输入和被配置为生成从所述第一时钟信号进行电平移位的第二时钟信号的一个相位的输出；以及第二
CMOS
驱动器电路，具有耦合到所述第二内部节点的输入和被配置为生成从所述第一时钟信号进行电平移位的所述第二时钟信号的相反相位的输出
。2.
根据权利要求1所述的电路，其中所述第一内部节点和第二内部节点被电容性地耦合以分别接收所述第一时钟信号的相反相位
。3.
根据权利要求1所述的电路：其中所述第一
CMOS
驱动器电路的输入是所述第一
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管的公共栅极节点，并且所述第一
CMOS
驱动器电路的输出是所述第一
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管的公共漏极节点；以及其中所述第二
CMOS
驱动器电路的输入是所述第二
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管的公共栅极节点，并且所述第二
CMOS
驱动器电路的输出是所述第二
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管的公共漏极节点
。4.
根据权利要求3所述的电路，其中所述第一
CMOS
驱动器电路和所述第二
CMOS
驱动器电路的
pMOS
晶体管的源极节点被配置为接收正电压，并且所述第一
CMOS
驱动器电路和所述第二
CMOS
驱动器电路的
nMOS
晶体管的源极节点被配置为接收所述第一时钟信号的相反相位
。5.
根据权利要求3所述的电路，其中所述第一
CMOS
驱动器电路和所述第二
CMOS
驱动器电路的
pMOS
晶体管的源极节点被配置为接收所述第一时钟信号的相反相位，并且所述第一
CMOS
驱动器电路和所述第二
CMOS
驱动器电路的
nMOS
晶体管的源极节点被配置为接收负电压
。6.
根据权利要求3所述的电路，其中所述第一
CMOS
驱动器电路和所述第二
CMOS
驱动器电路的
pMOS
晶体管的源极节点被配置为接收地电压，并且所述第一
CMOS
驱动器电路和所述第二
CMOS
驱动器电路的
nMOS
晶体管的源极节点被配置为接收负电源电压
。7.
根据权利要求1所述的电路：其中所述第一
CMOS
驱动器电路的输入是所述第一
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管中的一个的源极节点，并且所述第一
CMOS
驱动器电路的输出是所述第一
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管的公共漏极节点；以及其中所述第二
CMOS
驱动器电路的输入是所述第二
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管中的一个的源极节点，并且所述第二
CMOS
驱动器电路的输出是所述第二
CMOS
驱动器电路的
pMOS
晶体管和
nMOS
晶体管的公共漏极节点
。8.
根据权利要求7所述的电路：其中所述第一
CMOS
驱动电路的
pMOS
晶体管和
nMOS
晶体管中的另一个的源极节点接收
所述第一时钟信号的一个相位；以及其中所述第一
CMOS
驱动电路的
pMOS
晶体管和
nMOS
晶体管中的另一个的源极节点接收所述第一时钟信号的另一相位
。9.
根据权利要求7所述的电路，其中电源电压被施加到所述第一
CMOS
驱动器电路和第二
CMOS
驱动器电路两者的
pMOS
晶体管和
nMOS
晶体管的公共栅极节点
。10.
根据权利要求7所述的电路，其中接地电压被施加到所述第一
CMOS
驱动器电路和第二
CMOS
驱动器电路两者的
pMOS
晶体管和
nMOS
晶体管的公共栅极节点
。11.
根据权利要求1所述的电路，其中所述电压倍增器电路包括以交叉耦合配置连接的第一晶体管和第二晶体管，其中所述第一晶体管被耦合在第一节点与所述第一内部节点之间，并且其中所述第二晶体管被耦合在所述第一节点与所述第二内部节点之间
。12.
根据权利要求
11
所述的电路，其中所述第一节点是所述输入电压节点或输出电压节点中的一个
。13.
根据权利要求
11
所述的电路，其中所述电压倍增器电路还包括以交叉耦合配置连接的第三晶体管和第四晶体管，其中所述第三晶体管被耦合在所述第一内部节点和第三内部节点之间，并且其中所述第四晶体管被耦合在所述第二内部节点和第四内部节点之间
。14.
根据权利要求
13
所述的电路，其中所述电压倍增器电路还包括：第五晶体管，耦合在所述第一内部节点和第二节点之间，并具有耦合到所述第三内部节点的控制端；以及第六晶体管，耦合在所述第二内部节点和所述第二节点之间，并具有耦合到所述第四内部节点的控制端
。15.
根据权利要求
14
所述的电路，其中所述第二节点是所述输入电压节点或输出电压节点中的一个
。16.
根据权利要求
13
所述的电路：其中所述第一内部节点和所述第二内部节点被电容性地耦合以分别接收所述第一时钟信...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：