单粒子试验测试方法技术

本申请提供一种单粒子试验测试方法

【技术实现步骤摘要】
单粒子试验测试方法、装置、电子设备及存储介质


[0001]本申请涉及单粒子试验
，具体而言，涉及一种单粒子试验测试方法
、
装置
、
电子设备及存储介质
。

技术介绍

[0002]常规的单粒子试验中，通常将芯片分为核
、
内存
、
外设三个部分进行测试，所有测试结果最终整合为芯片测试结果
。
而在测试时，内存测试需要依赖核，外设测试需要依赖内存和核
。
那么，在内存测试中如果核出现异常，测试错误情况将被统计在内存测试错误中；外设测试中如果核或者内存出现异常，测试错误情况将被统计在外设测试错误中
。
这种情况下将影响测试结果的可靠性
。

技术实现思路

[0003]本申请实施例的目的在于提供一种单粒子试验测试方法
、
装置
、
电子设备及存储介质，用以解决相关技术存在着的测试结果可靠性不高的问题
。
[0004]本申请实施例提供了一种单粒子试验测试方法，包括：对待测芯片的核进行单粒子试验并记录测试结果；其中，对待测芯片的核进行单粒子试验时，所述待测芯片上设置有第一屏蔽罩，以屏蔽所述待测芯片上除核外的其余电路；对所述待测芯片的内存进行单粒子试验并记录测试结果；其中，对待测芯片的内存进行单粒子试验时，所述待测芯片上设置有第二屏蔽罩，以屏蔽所述待测芯片上除内存外的其余电路；对所述待测芯片的外设进行单粒子试验并记录测试结果；其中，对待测芯片的外设进行单粒子试验时，所述待测芯片上设置有第三屏蔽罩，以屏蔽所述待测芯片上除外设外的其余电路；从所述核的测试结果
、
所述内存的测试结果和所述外设的测试结果中，确定出表征测试不达标的目标测试结果；所述目标测试结果对应的功能电路为所述待测芯片上的异常功能电路
。
[0005]在上述实现方式中，在进行核的测试时，将待测芯片上除核外的其余电路进行了屏蔽，在进行内存测试时，将待测芯片上除内存外的其余电路进行了屏蔽，在进行外设测试时，将待测芯片上除外设外的其余电路进行了屏蔽，这样由于屏蔽的电路不会受到粒子的辐射，因此就可以在实现单粒子试验的同时，避免将非测试对象的错误统计到该测试对象的错误中，提高测试结果的可靠性和准确性
。
[0006]进一步地，所述待测芯片包括多个核；对所述待测芯片的核进行单粒子试验并记录测试结果包括：依次对所述待测芯片的各核进行单粒子试验，并记录每一次单粒子试验的测试结果；其中，每一次对所述待测芯片的核进行单粒子试验时，在待测芯片上设置有第一屏蔽罩，以屏蔽所述待测芯片上除该次被测的核外的其余电路
。
[0007]在上述实现方式中，对于多核的待测芯片，针对每一个核单独进行测试，可以避免多个核之间的干扰，提高测试准确性和可靠性
。
[0008]进一步地，在对所述待测芯片的内存进行单粒子试验之前，所述方法还包括：从所述待测芯片的各核中，选择出测试结果最优的前
N1
个目标核；所述
N1
为对所述待测芯片的
内存进行单粒子试验需要使用的核的数量；对所述待测芯片的内存进行单粒子试验包括：通过所述
N1
个目标核对所述待测芯片的内存进行单粒子试验
。
[0009]在上述实现方式中，对于多核的待测芯片，对内存进行测试时，通过选择测试结果最优的前
N1
个目标核来对待测芯片的内存进行单粒子试验，可以降低因核自身因素导致测试失败的风险，提高测试结果的可靠性和准确性
。
[0010]进一步地，在对所述待测芯片的外设进行单粒子试验之前，所述方法还包括：从所述待测芯片的各核中，选择出测试结果最优的前
N2
个目标核；所述
N2
为对所述待测芯片的外设进行单粒子试验需要使用的核的数量；对所述待测芯片的外设进行单粒子试验包括：通过所述
N2
个目标核对所述待测芯片的外设进行单粒子试验
。
[0011]在上述实现方式中，对于多核的待测芯片，对外设进行测试时，通过选择测试结果最优的前
N2
个目标核来对待测芯片的外设进行单粒子试验，可以降低因核自身因素导致测试失败的风险，提高测试结果的可靠性和准确性
。
[0012]进一步地，对所述待测芯片的内存进行单粒子试验并记录测试结果包括：依次对所述待测芯片的各单位内存区域进行单粒子试验，并记录每一次单粒子试验的测试结果；其中，每一次对所述待测芯片的单位内存区域进行单粒子试验时，在所述待测芯片上设置有第二屏蔽罩，以屏蔽所述待测芯片上除该次被测的单位内存区域外的其余电路
。
[0013]在上述实现方式中，针对每一个单位内存区域单独进行测试，可以避免各单位内存区域在运行时相互之间的干扰，提高测试准确性和可靠性
。
[0014]进一步地，在对所述待测芯片的外设进行单粒子试验之前，所述方法还包括：从所述待测芯片的各单位内存区域中，选择出测试结果最优的前
N3
个目标内存区域；所述
N3
为对所述待测芯片的外设进行单粒子试验需要使用的单位内存区域的数量；对待测芯片的外设进行单粒子试验包括：使用所述
N3
个目标内存区域对所述待测芯片的外设进行单粒子试验
。
[0015]在上述实现方式中，对外设进行测试时，通过选择测试结果最优的前
N3
个目标内存区域来对待测芯片的外设进行单粒子试验，可以降低因内存区域自身因素导致测试失败的风险，提高测试结果的可靠性和准确性
。
[0016]进一步地，所述待测芯片的外设为多个；对待测芯片的外设进行单粒子试验并记录测试结果，包括：依次对所述待测芯片的各外设进行单粒子试验，并记录每一次单粒子试验的测试结果；其中，每一次对所述待测芯片的外设进行单粒子试验时，在待测芯片上设置有第三屏蔽罩，以屏蔽所述待测芯片上除该次被测的外设外的其余电路
。
[0017]在上述实现方式中，对于多个外设，针对每一个外设单独进行测试，可以避免多个外设的电路在运行时相互之间的干扰，提高测试准确性和可靠性
。
[0018]进一步地，所述外设包括接口电路；在对所述待测芯片的核进行单粒子试验
、
对所述待测芯片的内存进行单粒子试验
、
以及对所述待测芯片的外设中除所述接口电路外的其他外设进行单粒子试验之前，所述方法还包括：依次对所述待测芯片的各所述接口电路进行单粒子试验，并记录每一次单粒子试验的测试结果；其中，每一次对所述待测芯片的接口电路进行单粒子试验时，在待测芯片上设置有第三屏蔽罩，以屏蔽所述待测芯片上除该次被测的接口电路外的其余电路；从所述待测芯片的各所述接口电路中，确定出测试结果最优的前
N4
个目标接口电路；所述
N4
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【技术保护点】

【技术特征摘要】
1.
一种单粒子试验测试方法，其特征在于，包括：对待测芯片的核进行单粒子试验并记录测试结果；其中，对待测芯片的核进行单粒子试验时，所述待测芯片上设置有第一屏蔽罩，以屏蔽所述待测芯片上除核外的其余电路；对所述待测芯片的内存进行单粒子试验并记录测试结果；其中，对待测芯片的内存进行单粒子试验时，所述待测芯片上设置有第二屏蔽罩，以屏蔽所述待测芯片上除内存外的其余电路；对所述待测芯片的外设进行单粒子试验并记录测试结果；其中，对待测芯片的外设进行单粒子试验时，所述待测芯片上设置有第三屏蔽罩，以屏蔽所述待测芯片上除外设外的其余电路；从所述核的测试结果
、
所述内存的测试结果和所述外设的测试结果中，确定出表征测试不达标的目标测试结果；所述目标测试结果对应的功能电路为所述待测芯片上的异常功能电路
。2.
如权利要求1所述的方法，其特征在于，所述待测芯片包括多个核；对所述待测芯片的核进行单粒子试验并记录测试结果包括：依次对所述待测芯片的各核进行单粒子试验，并记录每一次单粒子试验的测试结果；其中，每一次对所述待测芯片的核进行单粒子试验时，在待测芯片上设置有第一屏蔽罩，以屏蔽所述待测芯片上除该次被测的核外的其余电路
。3.
如权利要求2所述的方法，其特征在于，在对所述待测芯片的内存进行单粒子试验之前，所述方法还包括：从所述待测芯片的各核中，选择出测试结果最优的前
N1
个目标核；所述
N1
为对所述待测芯片的内存进行单粒子试验需要使用的核的数量；对所述待测芯片的内存进行单粒子试验包括：通过所述
N1
个目标核对所述待测芯片的内存进行单粒子试验
。4.
如权利要求2所述的方法，其特征在于，在对所述待测芯片的外设进行单粒子试验之前，所述方法还包括：从所述待测芯片的各核中，选择出测试结果最优的前
N2
个目标核；所述
N2
为对所述待测芯片的外设进行单粒子试验需要使用的核的数量；对所述待测芯片的外设进行单粒子试验包括：通过所述
N2
个目标核对所述待测芯片的外设进行单粒子试验
。5.
如权利要求1所述的方法，其特征在于，对所述待测芯片的内存进行单粒子试验并记录测试结果包括：依次对所述待测芯片的各单位内存区域进行单粒子试验，并记录每一次单粒子试验的测试结果；其中，单位内存区域为内存内单位大小的内存区域；每一次对所述待测芯片的单位内存区域进行单粒子试验时，在所述待测芯片上设置有第二屏蔽罩，以屏蔽所述待测芯片上除该次被测的单位内存区域外的其余电路
。6.
如权利要求5所述的方法，其特征在于，在对所述待测芯片的外设进行单粒子试验之前，所述方法还包括：从所述待测芯片的各单位内存区域中，选择出测试结果最优的前
N3
个目标内存区域；
所述
N3
为对所述待测芯片的外设进行单粒子试验需要使用的单位内存区域的数量；对待测芯片的外设进行单粒子试验包括：使用所述
N3
个目标内存区域对所述待测芯片的外设进行单...

【专利技术属性】
技术研发人员：郭浩，王海波，邓冬明，龚召伟，
申请(专利权)人：飞腾信息技术有限公司，
类型：发明
国别省市：