一种用于数据传输的制造技术

本申请涉及

【技术实现步骤摘要】
一种用于数据传输的FPGA、模型训练系统及数据访问方法


[0001]本申请涉及
FPGA
开发
，特别是涉及一种用于数据传输的
FPGA、
模型训练系统及数据访问方法
。

技术介绍

[0002]随着
AI
（
Artificial Intelligence
，人工智能）
、
云计算等技术的发展，针对服务器的算力要求越来越高，基于
GPU、FPGA
加速器的
AI
服务器因其强大的并行算力受到用户的青睐
。
其中，基于
FPGA
的加速器因其在并行计算和低延迟等方面的优势，在金融等行业中应用广泛
。
[0003]随着
FPGA
的逻辑资源变大，
FPGA
镜像文件也越来越大，相关技术中通过普通的
QSPI
接口或
SPI
接口对外设芯片（例如，
Flash
存储芯片）进行访问的速率较慢，导致出现
FPGA
上电加载缓慢的问题
。
然而部分极端应用场景下对
FPGA
的上电加载的延迟有严格的时长要求，因此，为满足延迟要求，需要提高
FPGA
对外设芯片的访问速率
。

技术实现思路

[0004]有鉴于此，本申请旨在提出一种用于数据传输的
FPGA、
模型训练系统及数据访问方法，以提高
FPGA
对外设芯片的访问速率
。
[0005]为达到上述目的，本申请的技术方案如下：本申请实施例第一方面提供一种用于数据传输的
FPGA
，包括协议转换模块，用于实现数据传输的串并转换；所述协议转换模块包括：配置模块，用于获取数据访问请求对应的配置信息，将配置信息下发到
Avalon
‑
MM
控制模块及
CFI
控制模块；配置信息包括：操作初始地址
、
数据长度及传输起始信号；数据访问请求为写数据请求或读数据请求；
Avalon
‑
MM
控制模块，用于根据配置信息，控制
Avalon
‑
MM
接口的第一信号；
CFI
控制模块，用于根据配置信息，控制
CFI
接口的第二信号；
Avalon
‑
MM
接口，用于根据第一信号，对待读取数据或待写入数据执行串行传输操作；
CFI
接口，用于根据第二信号，对待读取数据或待写入数据执行并行传输操作
。
[0006]可选地，该协议转换模块，还包括：写缓存模块，用于在
Avalon
‑
MM
接口获取待写入数据后，暂存该待写入数据
。
[0007]可选地，该协议转换模块，还包括：读缓存模块，用于在
CFI
接口模块获取待读取数据后，暂存该待读取数据
。
[0008]根据本申请实施例的第二方面，提供一种模型训练系统，该系统包括：主机和至少一个
AI
加速器；该
AI
加速器包括
FPGA
和存储模块，该
FPGA
为本实施例第一方面提供的
FPGA
；主机，用于向
AI
加速器发送待写入数据及数据访问请求；待写入数据包括模型训
练数据及
FPGA
镜像文件；数据访问请求为写数据请求或读数据请求；
AI
加速器，用于接收主机发送的待写入数据并更新存储模块，以及根据读数据请求将存储模块中的待读取数据发送给主机
。
[0009]可选地，
FPGA
用于根据主机发送的数据访问请求，获取对应的配置信息；根据配置信息对存储模块执行数据访问操作；配置信息包括：数据操作地址
、
数据长度及起始信号；数据访问操作为写数据操作或读数据操作；存储模块，用于存储模型训练数据及
FPGA
镜像文件
。
[0010]可选地，协议转换模块，用于在数据访问请求为写数据请求的情况下，执行以下操作：将主机发送的待写入数据进行协议转换
;
根据写数据请求对应的配置信息，将转换完成的待写入数据写入存储模块；待写入数据为模型训练数据或
FPGA
镜像文件
。
[0011]可选地，协议转换模块，用于在数据访问请求为读数据请求的情况下，执行以下操作：从存储模块中获取待读取数据并进行协议转换；根据读数据请求对应的配置信息，将转换完成的待读取数据发送到主机；待读取数据为模型训练数据或
FPGA
镜像文件
。
[0012]可选地，该模型训练系统，还包括：还包括
DDR
，用于缓存待写入数据或待读取数据；
FPGA
还包括
DMA
模块，
DMA
模块用于与
DDR
进行数据通信
。
[0013]可选地，
DMA
模块，用于在数据访问请求为写数据请求的情况下，将主机发送的待写入数据写入
DDR
；协议转换模块，用于读取
DDR
中的待写入数据并进行协议转换；根据写数据请求对应的配置信息，将转换完成的待写入数据写入存储模块
。
[0014]可选地，协议转换模块用于，在数据访问请求为读数据请求的情况下，根据读数据请求对应的配置信息，获取存储模块内的待读取数据；对待读取数据进行协议转换并存储到
DDR
中；
DMA
模块，用于读取
DDR
中的待读取数据并发送给主机
。
[0015]可选地，
AI
加速器与主机之间通过
PCIE
总线进行数据通信
。
[0016]可选地，协议转换模块，还用于当上电时通过
CFI
接口从存储模块中获取
FPGA
镜像文件并暂存到读缓存模块中，等待硬核加载
。
[0017]根据本申请实施例的第三方面，提供一种数据访问方法，该方法基于本申请实施例第二方面的模型训练系统实现，包括：根据主机发送的数据访问请求，获取对应的配置信息；数据访问请求为写数据请求或读数据请求；配置信息包括：数据操作地址
、
数据长度及起始信号：根据写数据请求对应的配置信息，将主机发送的待写入数据进行协议转换，并存储到存储模块中；根据读数据请求对应的配置信息，将存储模块中的待读取数据进行协议转换，并发送给主机
。
[0018]可选地，将主机发送的待写入数据进行协本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种用于数据传输的
FPGA
，其特征在于，包括协议转换模块，用于实现数据传输的串并转换；所述协议转换模块包括：配置模块，用于获取数据访问请求对应的配置信息，将所述配置信息下发到
Avalon
‑
MM
控制模块及
CFI
控制模块；所述配置信息包括：操作初始地址
、
数据长度及传输起始信号；所述数据访问请求为写数据请求或读数据请求；
Avalon
‑
MM
控制模块，用于根据所述配置信息，控制
Avalon
‑
MM
接口的第一信号；
CFI
控制模块，用于根据所述配置信息，控制
CFI
接口的第二信号；
Avalon
‑
MM
接口，用于根据所述第一信号，对待读取数据或待写入数据执行串行传输操作；
CFI
接口，用于根据所述第二信号，对待读取数据或待写入数据执行并行传输操作
。2.
根据权利要求1所述的用于数据传输的
FPGA
，其特征在于，所述协议转换模块还包括：写缓存模块，用于在所述
Avalon
‑
MM
接口获取待写入数据后，暂存所述待写入数据
。3.
根据权利要求1所述的用于数据传输的
FPGA
，其特征在于，所述协议转换模块还包括：读缓存模块，用于在所述
CFI
接口模块获取待读取数据后，暂存所述待读取数据
。4.
一种模型训练系统，其特征在于，包括：主机和至少一个
AI
加速器；所述
AI
加速器包括
FPGA
和存储模块，所述
FPGA
为权利要求1‑3任一所述的
FPGA
；所述主机，用于向所述
AI
加速器发送待写入数据及数据访问请求；所述待写入数据包括模型训练数据及
FPGA
镜像文件；所述数据访问请求为写数据请求或读数据请求；所述
AI
加速器，用于接收所述主机发送的待写入数据并更新所述存储模块，以及根据所述读数据请求将所述存储模块中的待读取数据发送给所述主机
。5.
根据权利要求4所述的模型训练系统，其特征在于，所述
FPGA
用于根据所述主机发送的数据访问请求，获取对应的配置信息；根据所述配置信息对所述存储模块执行数据访问操作；所述配置信息包括：数据操作地址
、
数据长度及起始信号；所述数据访问操作为写数据操作或读数据操作；所述存储模块，用于存储模型训练数据及
FPGA
镜像文件
。6.
根据权利要求5所述的模型训练系统，其特征在于，所述协议转换模块，用于在所述数据访问请求为写数据请求的情况下，执行以下操作：将所述主机发送的待写入数据进行协议转换
;
根据所述写数据请求对应的配置信息，将转换完成的所述待写入数据写入所述存储模块；所述待写入数据为模型训练数据或
FPGA
镜像文件
。7.
根据权利要求5所述的模型训练系统，其特征在于，所述协议转换模块，用于在所述数据访问请求为读数据请求的情况下，执行以下操作：从所述存储模块中获取待读取数据并进行协议转换；根据所述读数据请求对应的配置信息，将转换完成的所述待读取数据发送到所述主机；所述待读取数据为模型训练数据或
FPGA
镜像文件
。8.
根据权利要求5所述的模型训练系统，其特征在于，还包括
DDR
，用于缓存待写入数据
或待读取数据；所述
FPGA
还包括
DMA
模块，所述
DMA
模块用于与所述
DDR
进行数据通信
。9.
根据权利要求8所述的模型训练系统，其特征在于，所述
DMA
模块，用于在所述数据访问请求为写数据请求的情况下，将所述主机发送的待写入数据写入所述
DDR
；所述协议转换模块，用于读取所述
DDR
中的待写入数据并进行协议转换；根据所述写数据请求对应的配置信息，将转换完成的待写入数据写入所述存储模块
...

【专利技术属性】
技术研发人员：牟奇，王洪良，刘伟，
申请(专利权)人：苏州元脑智能科技有限公司，
类型：发明
国别省市：