通过PIN数据编码的扫描压缩制造技术

一种用于测试芯片的方法，包括：接收测试数据的N个扫描输入链；使用测试数据的N个扫描输入链在芯片上执行测试；在芯片的X个引脚上从片外测试装备接收合并的预期测试结果和屏蔽指令信号，X小于2*N；对合并的预期测试结果和屏蔽指令信号进行解码，以提取N个解码输出信号，N个解码输出信号中的每一个对应于测试结果的相应链。结果的相应链。结果的相应链。

【技术实现步骤摘要】
通过PIN数据编码的扫描压缩


[0001]本专利技术总体上涉及用于片上扫描链测试和结果比较的系统和设备。

技术介绍

[0002]可以通过将测试数据从外部测试装备加载到芯片上来执行各种设备测试。数据可以被存储到测试寄存器中。在测试已经执行之后，测试结果可以被存储在测试寄存器中，并被输出到外部测试装备以用于将实际测试结果与预期结果进行比较。将这种比较转移到芯片上可以节省测试过程的时间。随着芯片变得越来越复杂，对快速执行这些测试的需求也变得越来越期望。

技术实现思路

[0003]根据实施例，一种用于测试具有片上比较器的芯片的方法，该方法包括：由芯片从片外测试装备接收测试数据的N个扫描输入链，N为整数；使用测试数据的N个扫描输入链在芯片上执行测试，该测试产生测试结果；在芯片的X个引脚上从片外测试装备接收合并的预期测试结果和屏蔽指令信号，X为小于2*N的整数；对合并的预期测试结果和屏蔽指令信号进行解码，以提取N个解码输出信号，N个解码输出信号中的每一个对应于测试结果的相应链；对于包括预期测试结果的每个解码输出信号，使用片上比较器将解码输出信号与针对该解码输出信号的测试结果的相应链进行比较；并且对于包括屏蔽条件的每个解码输出信号，屏蔽对针对该解码输出信号的测试结果的相应测试链的比较。
[0004]根据实施例，一种具有片上比较器的芯片，包括：N个输入引脚，其被配置为接收包括测试数据的N个扫描输入链，N为整数；多个扫描链测试寄存器，其被配置为存储来自N个扫描输入链的测试数据以用于片上测试，并且存储来自片上测试的结果；解码逻辑，其被配置为从X个输入引脚接收合并的测试结果和屏蔽指令信号，并且输出从合并的测试结果和屏蔽指令信号解码的N个解码输出信号，其中X为小于2*N的整数；并且其中片上比较器与多个扫描链测试寄存器耦合以从多个扫描链测试寄存器接收测试结果，并且其中片上比较器与解码逻辑耦合以接收N个解码输出信号，片上比较器被配置为将N个解码输出信号中包括预期测试结果的每个解码输出信号与相应测试结果链进行比较，并且被配置为屏蔽对N个解码输出信号中包括屏蔽指令的每个解码输出信号的比较。
[0005]根据实施例，一种用于测试芯片的系统，包括：片外测试装备；N个输入引脚，其与片外测试装备耦合以接收包括测试数据的N个扫描输入链，N为整数；多个扫描链测试寄存器，其被配置为存储来自N个扫描输入链的测试数据以用于片上测试，并且存储来自片上测试的结果；解码逻辑，其被配置为从X个输入引脚接收合并的测试结果和屏蔽指令信号，并且输出从合并的测试结果和屏蔽指令信号解码的N个解码输出信号，其中X为小于2*N的整数，X个输入引脚与片外测试装备耦合；并且片上比较器与多个扫描链测试寄存器耦合以从多个扫描链测试寄存器接收测试结果，并且其中片上比较器与解码逻辑耦合以接收N个解码输出信号，片上比较器被配置为将N个解码输出信号中包括预期测试结果的每个解码输
出信号与相应测试结果链进行比较，并且被配置为屏蔽对N个解码输出信号中包括屏蔽指令的每个解码输出信号的比较。
附图说明
[0006]为了更完整地理解本专利技术及其优点，现在对以下结合附图的描述进行参考，其中：
[0007]图1示出了包括用于执行片上测试的已知扫描输入和扫描输出架构的芯片；
[0008]图2描绘了根据实施例的具有智能屏蔽的片上比较系统；
[0009]图3描绘了根据实施例的具有智能屏蔽的片上比较系统；
[0010]图4描绘了根据实施例的具有智能屏蔽的片上比较系统；
[0011]图5描绘了用于测试多个芯片的系统；
[0012]图6描绘了根据实施例的用于测试具有片上比较器的芯片的方法；
[0013]图7描绘了将五个二进制输入状态映射到包括三个可能状态的数据的示例表；和
[0014]图8描绘了与实施例相一致的比较器；和
[0015]图9描绘了根据实施例的用于可测试性流程设计的方法的流程图。
具体实施方式
[0016]输入被用来将数据加载到芯片上以执行芯片测试。数据可以由诸如自动测试装备(ATE)之类的片外测试装备提供。使用芯片的输入引脚将数据或测试模式串行加载到芯片上。数据被存储在测试寄存器中，在那里可以将数据提供给片上组件以用于测试目的。数据可以作为扫描链而被输入到待测设备中，并被存储在对应的一个或多个测试寄存器中。在执行测试之后，结果被存储在测试寄存器中。已知的系统和设备经由输出引脚将数据输出到外部测试装备(诸如ATE)，在那里可以将测试结果与预期结果进行比较以确定芯片是否按预期运行。
[0017]图1示出了包括用于执行片上测试的已知扫描输入和扫描输出架构的芯片。
[0018]芯片102包括用于接收压缩数据信号的数个输入，该压缩数据信号被解压缩并被加载到芯片的扫描链中。芯片102可以包括第一输入104、第二输入106和第N输入。在输入处接收到的数据(扫描输入链)可以被提供给解压缩器逻辑110，在那里压缩信号被扩展。每个引脚都可以接收扫描输入链。然后可以将扩展的数据提供给数个测试寄存器。第一测试寄存器112可以接收数据的第一部分，第二寄存器可以接收数据的第二部分，等等。第N测试寄存器114可以接收数据的第N部分。寄存器可以串行方式并行被加载，这意味着每个寄存器每个周期可以接收一个比特。
[0019]一旦测试寄存器被加载，就可以将数据供应给芯片102上的其他组件以进行测试。然后可以将测试结果存储在测试寄存器中。第一测试寄存器112可以存储测试结果的第一部分，第二测试寄存器(图1中未示出)可以存储测试结果的第二部分，等等。第N个测试寄存器可以存储测试结果的第N部分。
[0020]测试的结果可以被提供给压缩器逻辑116。数据可以被压缩成扫描输出链。扫描输出链的数量可以对应于扫描输入链的数量。然后将扫描输出链提供给输出引脚以用于传输到片外测试装备，诸如自动测试装备。芯片102包括用于输出扫描输出链的第一输出118、第二输出120等等直至第N输出122。
[0021]一旦压缩输出数据被片外测试装备接收，就可以评估测试结果。这可以通过将结果与预期结果进行比较来完成。当测试结果与预期结果不匹配时，可以确定芯片未按预期执行。
[0022]实现更高的扫描压缩和测试效率是一个不断增长的目标。更快的测试可以允许加快生产、降低成本并增加收入。此外，用于更高质量的新故障模型(诸如小延迟缺陷测试、单元感知测试等)显著地增加了扫描量(scan
‑
volume)。而且，测试时间增加所产生的影响是成倍增加的，因为测试时间是每个发货设备的经常性成本。因此需要更快的解决方案以允许更快的测试。
[0023]在芯片上执行测试所需的时间可以用等式1来描述。
[0024]测试时间＝链长*移位频率*模式数量等式1
[0025]在等式一中，链长是测试模式的比特数。移位频率是数据比特可以从待测设备中输入和输出的速率。并且，顾名思义，模式数量是加载到芯片上用于测试的模式数量。
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【技术保护点】

【技术特征摘要】
1.一种用于测试具有片上比较器的芯片的方法，所述方法包括：由所述芯片从片外测试装备接收测试数据的N个扫描输入链，N为整数；使用所述测试数据的N个扫描输入链在所述芯片上执行测试，所述测试产生测试结果；在所述芯片的X个引脚上从所述片外测试装备接收合并的预期测试结果和屏蔽指令信号，X为小于2*N的整数；对所述合并的预期测试结果和屏蔽指令信号进行解码，以提取N个解码输出信号，所述N个解码输出信号中的每个解码输出信号对应于测试结果的相应链；针对包括预期测试结果的每个解码输出信号，使用所述片上比较器将所述解码输出信号与针对该解码输出信号的所述测试结果的相应链进行比较；以及针对包括屏蔽条件的每个解码输出信号，屏蔽对针对该解码输出信号的测试结果的相应测试链的比较。2.根据权利要求1所述的方法，还包括对所述N个扫描输入链进行解压缩，并对多个测试寄存器串行加载从所述N个扫描输入链中提取的测试数据。3.根据权利要求2所述的方法，还包括将来自测试结果的结果存储在所述多个测试寄存器中。4.根据权利要求3所述的方法，还包括将从所述测试寄存器输出的测试结果压缩成测试结果的N个链。5.根据权利要求1所述的方法，还包括将整数X设置为大于或等于log2(3^(N))的最小整数。6.根据权利要求1所述的方法，还包括使用单比特输出比较结果。7.根据权利要求1所述的方法，还包括将比较结果存储在所述芯片上。8.根据权利要求7所述的方法，还包括在进行了设定数目的比较之后输出比较结果。9.根据权利要求1所述的方法，其中所述N个解码输出信号中的每个解码输出信号包括具有三个状态之一的数据。10.根据权利要求1所述的方法，其中从所述片外测试装备接收所述合并的预期测试结果和屏蔽指令信号。11.根据权利要求1所述的方法，还包括将比较结果输出到所述片外测试装备。12.一种包括片上比较器的芯片，所述芯片包括：N个输入引脚，所述N个输入引脚被配置为接收N个扫描输入链，所述N个扫描输入链包括测试数据，N为整数；多个扫描链测试寄存器，所述多个扫描链测试寄存器被配置为存储来自所述N个扫描输入链的测试数据以用于片上测试，并且存储来自片上测试的结果；解码逻辑，所述解码逻辑被配置为从X个输入引脚接收合并的测试结果和屏蔽指令信号，并且输出从所述合并的测试结果和屏蔽指令信号解码的N个解码输出信号，其中X为小于2*N的整数；以及其中所述片上比较器与所述多个扫描链测试寄存器耦合以...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：