一种制造技术

本发明专利技术实施例提供了一种

【技术实现步骤摘要】
一种SRAM
‑
based FPGA芯片上电初始化控制系统及方法


[0001]本专利技术实施例涉及芯片供电管理
，具体涉及一种
SRAM
‑
based FPGA
芯片上电初始化控制系统及方法
。

技术介绍

[0002]FPGA(Field Programmable Gate Array
，现场可编程逻辑门阵列
)
按逻辑单元烧写方式的不同主要可以分为三种类型，
SRAM
‑
based FPGA
，
Flash
‑
based FPGA
以及反熔丝
FPGA。
其中，
SRAM
‑
based FPGA
应用范围最为广泛
。
[0003]如图1所示，当前
FPGA
内部上电初始化设计中的主要电路结构包括数据选择器
(Multiplexer
，
MUX)
和两个反相器
。
数据选择器为
One
‑
Hot MUX
，即数据选择器的
sel
位为独热编码
/
一位有效编码
。
在
One
‑
Hot MUX
中，每次只有一个开关
Sn
会打开
。
开关
S0、
开关
S1、/>开关
S2、
开关
S3(
开关
Sn)
在上电期间的电位值不稳定，使反相器输入端
(g
端
)
的电位不确定，容易导致
VDD
端到
GND
端漏电
。

技术实现思路

[0004]为此，本专利技术实施例提供一种
SRAM
‑
based FPGA
芯片上电初始化控制系统及方法，以解决现有技术中
FPGA
芯片上电初始化过程中由于反相器输入端电位不确定容易导致
VDD
端到
GND
端漏电的技术问题
。
[0005]为了实现上述目的，本专利技术实施例提供如下技术方案：
[0006]根据本专利技术实施例的第一方面，本申请实施例提供了一种
SRAM
‑
based FPGA
芯片上电初始化控制系统，所述系统包括：第一电源
、
第二电源
、
数据选择器
、
门控开关，第一反相器
、
第二反相器
、
负反馈电路部分；
[0007]所述第一电源经所述数据选择器输出至所述第一反相器的控制信号输入端，所述第二电源经所述门控开关输出至所述第一反相器
、
所述第二反相器
、
所述负反馈电路部分的电源输入端，所述第一反相器的电源输出端连接至所述第二反相器的控制信号输入端，所述第二反相器的电源输出端连接至所述负反馈电路部分的控制信号输入端；
[0008]由所述数据选择器中的一路接收到供电使能高信号，选定对应一路接通所述第一电源，所述门控开关的配置位通电，所述门控开关的两路供电使能信号均为低，所述门控开关未接通所述第二电源，完成
FPGA
芯片的配置存储器的初始化配置；
[0009]所述门控开关的两路供电使能信号均为高，所述门控开关接通所述第二电源，所述第二电源为所述第一反相器
、
所述第二反相器
、
所述负反馈电路部分供电，得到稳定的上电输出，完成
FPGA
芯片其余部分上电
。
[0010]进一步地，所述数据选择器包括第一至第四
NMOS
晶体开关管，第一至第四
NMOS
晶体开关管的栅极连接至所述第一电源，第一至第四
NMOS
晶体开关管的漏极分别连接至用于控制第一电源供电的第一至第四使能信号接收端，第一至第四
NMOS
晶体开关管的源极连接后作为所述数据选择器的输出端，第一至第四
NMOS
晶体开关管的衬底端连接至第一接地
端
。
[0011]进一步地，所述门控开关包括第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管
、
第三
PMOS
晶体开关管
、
第五
NMOS
晶体开关管
、
第六
NMOS
晶体开关管；第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管的漏极分别连接至用于控制第二电源供电的第五和第六使能信号接收端，第五
NMOS
晶体开关管
、
第六
NMOS
晶体开关管的漏极分别连接至用于控制第二电源供电的第五和第六使能信号接收端，第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管
、
第三
PMOS
晶体开关管的源极和衬底端连接至第二电源，第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管的栅极以及第三
PMOS
晶体开关管的漏极连接至第五
NMOS
晶体开关管的栅极，第五
NMOS
晶体开关管的源极连接至第六
NMOS
晶体开关管的栅极，第五
NMOS
晶体开关管的衬底端
、
第六
NMOS
晶体开关管的源极和衬底端连接至第二接地端，第三
PMOS
晶体开关管的栅极作为所述门控开关的输出端
。
[0012]进一步地，所述第一反相器包括第四
PMOS
晶体开关管
、
第七
NMOS
晶体开关管，第四
PMOS
晶体开关管
、
第七
NMOS
晶体开关管的漏极连接至所述数据选择器的输出端，第四
PMOS
晶体开关管的源极和衬底端连接至所述门控开关的输出端，第四
PMOS
晶体开关管
、
第七
NMOS
晶体开关管的栅极连接后作为所述第一反相器的输出端，第七
NMOS
晶体开关管的源极和衬底端连接至所述第一接地端
。
[0013]进一步地，第二反相器包括第五
PMOS
晶体开关管
、
第八
NMOS
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【技术保护点】

【技术特征摘要】
1.
一种
SRAM
‑
based FPGA
芯片上电初始化控制系统，其特征在于，所述系统包括：第一电源
、
第二电源
、
数据选择器
、
门控开关，第一反相器
、
第二反相器
、
负反馈电路部分；所述第一电源经所述数据选择器输出至所述第一反相器的控制信号输入端，所述第二电源经所述门控开关输出至所述第一反相器
、
所述第二反相器
、
所述负反馈电路部分的电源输入端，所述第一反相器的电源输出端连接至所述第二反相器的控制信号输入端，所述第二反相器的电源输出端连接至所述负反馈电路部分的控制信号输入端；由所述数据选择器中的一路接收到供电使能高信号，选定对应一路接通所述第一电源，所述门控开关的配置位通电，所述门控开关的两路供电使能信号均为低，所述门控开关未接通所述第二电源，完成
FPGA
芯片的配置存储器的初始化配置；所述门控开关的两路供电使能信号均为高，所述门控开关接通所述第二电源，所述第二电源为所述第一反相器
、
所述第二反相器
、
所述负反馈电路部分供电，得到稳定的上电输出，完成
FPGA
芯片其余部分上电
。2.
如权利要求1所述的一种
SRAM
‑
based FPGA
芯片上电初始化控制系统，其特征在于，所述数据选择器包括第一至第四
NMOS
晶体开关管，第一至第四
NMOS
晶体开关管的栅极连接至所述第一电源，第一至第四
NMOS
晶体开关管的漏极分别连接至用于控制第一电源供电的第一至第四使能信号接收端，第一至第四
NMOS
晶体开关管的源极连接后作为所述数据选择器的输出端，第一至第四
NMOS
晶体开关管的衬底端连接至第一接地端
。3.
如权利要求2所述的一种
SRAM
‑
based FPGA
芯片上电初始化控制系统，其特征在于，所述门控开关包括第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管
、
第三
PMOS
晶体开关管
、
第五
NMOS
晶体开关管
、
第六
NMOS
晶体开关管；第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管的漏极分别连接至用于控制第二电源供电的第五和第六使能信号接收端，第五
NMOS
晶体开关管
、
第六
NMOS
晶体开关管的漏极分别连接至用于控制第二电源供电的第五和第六使能信号接收端，第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管
、
第三
PMOS
晶体开关管的源极和衬底端连接至第二电源，第一
PMOS
晶体开关管
、
第二
PMOS
晶体开关管的栅极以及第三
PMOS
晶体开关管的漏极连接至第五
NMOS
晶体开关管的栅极，第五
NMOS
晶体开关管的源极连接至第六
NMOS
晶体开关管的栅极，第五
NMOS
晶体开关管的衬底端
、
第六
NMOS
晶体开关管的源极和衬底端连接至第二接地端，第三
PMOS
晶体开关管的栅极作为所述门控开关的输出端
。4.
如权利要求3所述的一种
SRAM
‑
based FPGA
芯片上电初始化控制系统，其特征在于，所述第一反相器包括第四
PMOS
晶体开关管
、
第七
NMOS
晶体开关管，第四
PMOS
晶体开关管
、
第七
NMOS
晶体开关管的漏极连接至所述数据选择器的输出端，第四
PMOS
晶体开关管的源极和衬底端连接至所述门控开关的输出端，第四
PMOS
晶体开关管
、
第七
NMOS
晶体开关管的栅极连接后作为所述第一反相器的输出端，第七
NMOS
晶体开关管的源极和衬底端连接至所述第一接地端
。5.
如权利要求4所述的一种
SRAM
‑
based FPGA
芯片上电初始化控制系统，其特征在于，第二反相器包括第五
PMOS
晶体开关管
、
第八
NMOS
晶体开关管；第五
PMOS
晶体开关管
、
第八
NMOS
晶体开关管的漏极连接至所述第一反相器的输出端，第五
PMOS
晶体开关管的源极和衬底端连接至所述门控开关的输出端，第五
PMOS
晶体开关管
、
第八
NMOS
晶体开关管的栅极连接后作为所述第二反相器的输出端，第八
NMOS
晶体开关管的源极和衬底端连接至所述第一接地端
。
6.
如权利要求5所述的一种
SRAM
‑
based FPGA
芯片上电初始化控制系统，其特征在于，所述负反馈电路部分包括第六
PMOS
晶体开关管
、
第七
PMOS
晶体开关管
、
第九
NMOS
晶体开关管
、
第十
NMOS
晶体开关管；第九
NMOS
晶体开关管的漏极连接至所述第二反相器的输出端，第六
PMOS
晶体开关管
、
第七
PMOS
晶体开关管的源极和衬底端连接至所述门控开关的输出端，第六
PMOS
晶体开关管
、
第九
NMOS
晶体开关管的栅极连接至第七
PMOS
晶体开关管的漏极，第九
NMOS
晶体开关管的源极和衬底端连接至第一接地端，...

【专利技术属性】
技术研发人员：刘成利，王泽，王海力，
申请(专利权)人：京微齐力上海信息科技有限公司，
类型：发明
国别省市：