消除相位杂讯的影响的校正系统与包含其的模拟至数字转换装置制造方法及图纸

本揭示文件提供一种消除相位杂讯的影响的校正系统与包含该校正系统的模拟至数字转换装置

【技术实现步骤摘要】
消除相位杂讯的影响的校正系统与包含其的模拟至数字转换装置


[0001]本揭示文件有关一种模拟至数字转换器
(ADC)
的校正技术，尤指一种消除相位杂讯的影响的校正系统与包含该校正系统的模拟至数字转换装置
。

技术介绍

[0002]锁相回路经常用于各种高速电路中
。
举例来说，锁相回路可用于频率合成，以产生频率为输入信号的频率的整数倍的输出信号
。
锁相回路产生的时脉信号可用于驱动模拟至数字转换器
(ADC)
进行取样，但锁相回路产生的时脉信号通常具有抖动
(jitter)
现象，难以满足高速
ADC
对于时脉信号的稳定度要求
。
另一方面，可产生低抖动信号的时脉产生器，例如晶体振荡器，则通常较为昂贵
。

技术实现思路

[0003]本揭示文件提供一种校正系统，其包含抖动撷取模拟至数字转换器
(ADC)、
校正值产生电路与第一运算电路
。
抖动撷取
ADC
用于依据运作时脉信号取样待取样时脉信号，以产生第一量化输出
。
校正值产生电路用于接收第一量化输出与待校正
ADC
的第二量化输出以产生校正值
。
运作时脉信号用于驱动待校正
ADC
取样，且校正值关联于运作时脉信号的相位杂讯
。
第一运算电路耦接于校正值产生电路，用于将第二量化输出减去校正值以产生第三量化输出
。
[0004]在上述校正系统的一些实施例中，校正值产生电路包含误差撷取电路
、
微分电路和第二运算电路
。
误差撷取电路用于接收第一量化输出，并用于自第一量化输出获得待校正
ADC
的取样时间误差，且取样时间误差关联于相位杂讯
。
微分电路用于接收第二量化输出以计算第二量化输出的斜率
。
第二运算电路用于将取样时间误差乘上斜率以产生校正值
。
[0005]在上述校正系统的一些实施例中，误差撷取电路自第一量化输出获得取样时间误差与常数的积，进而获得取样时间误差，且常数负相关于运作时脉信号的周期
。
[0006]在上述校正系统的一些实施例中，运作时脉信号的周期为待取样时脉信号的周期的
M
倍，
M
为正数且常数正相关于
M。
[0007]在上述校正系统的一些实施例中，校正系统另包含信号处理电路
。
信号处理电路用于在待取样时脉信号输入抖动撷取
ADC
之前对待取样时脉信号进行以下一或多者：放大
、
除频与斜率调整
。
[0008]在上述校正系统的一些实施例中，待取样时脉信号用于输入时脉产生器，运作时脉信号由时脉产生器依据待取样时脉信号产生
。
[0009]在上述校正系统的一些实施例中，信号处理电路输出的待取样时脉信号具有斜坡波形或锯齿波形
。
[0010]本揭示文件提供一种校正系统，其包含抖动撷取
ADC、
校正值产生电路与第一运算电路
。
抖动撷取
ADC
用于依据运作时脉信号取样待取样时脉信号，以产生第一量化输出
。
校
正值产生电路用于接收第一量化输出与待校正
ADC
的第二量化输出以产生校正值
。
待取样时脉信号用于驱动待校正
ADC
取样，且校正值关联于待取样时脉信号的相位杂讯
。
[0011]在上述校正系统的一些实施例中，校正值产生电路包含误差撷取电路
、
微分电路与第二运算电路
。
误差撷取电路用于接收第一量化输出，并用于自第一量化输出获得待校正
ADC
的取样时间误差，且取样时间误差关联于相位杂讯
。
微分电路用于接收第二量化输出以计算第二量化输出的斜率
。
第二运算电路用于将取样时间误差乘上斜率以产生校正值
。
[0012]在上述校正系统的一些实施例中，误差撷取电路自第一量化输出获得取样时间误差与一常数的积，进而获得取样时间误差，且常数负相关于运作时脉信号的周期
。
[0013]在上述校正系统的一些实施例中，运作时脉信号的周期为待取样时脉信号的周期的
1/M
倍，
M
为正数且常数负相关于
M。
[0014]在上述校正系统的一些实施例中，校正系统另包含信号处理电路
。
信号处理电路用于在待取样时脉信号输入抖动撷取
ADC
之前对待取样时脉信号进行以下一或多者：放大
、
除频与斜率调整
。
[0015]在上述校正系统的一些实施例中，运作时脉信号用于输入时脉产生器，待取样时脉信号由时脉产生器依据运作时脉信号产生
。
[0016]在上述校正系统的一些实施例中，信号处理电路输出的待取样时脉信号具有斜坡波形或锯齿波形
。
[0017]本揭示文件提供一种模拟至数字转换装置，其包含时脉产生器
、
至少一待校正
ADC
与校正系统
。
每个待校正
ADC
用于产生第二量化输出，且至少一待校正
ADC
的其中之一依据时脉产生器的输出进行取样以产生第二量化输出
。
校正系统用于接收时脉产生器的输入
、
时脉产生器的输出以及至少一待校正
ADC
的其中之一的第二量化输出以产生校正值，并用于依据校正值校正每个待校正
ADC
的第二量化输出以产生第三量化输出
。
校正值关联于时脉产生器的输出的相位杂讯
。
[0018]在上述模拟至数字转换装置的一些实施例中，至少一待校正
ADC
包含多个待校正
ADC
，且每个待校正
ADC
依据时脉产生器的输出取样
。
[0019]在上述模拟至数字转换装置的一些实施例中，至少一待校正
ADC
包含多个待校正
ADC
，多个待校正
ADC
依据多个时间交错时脉信号取样
。
多个时间交错时脉信号包含时脉产生器的输出，且时脉产生器的输出的相位领先多个时间交错时脉信号中其余时间交错时脉信号的相位
。
[0020]在上述模拟至数字转换装置的一些实施例中，至少一待校正
ADC
包含多个待校正
ADC。
校正系统包含抖动撷取
ADC、
校正值产生电路与多个第一运算电路
。
抖动撷取...

【技术保护点】

【技术特征摘要】
1.
一种校正系统，其特征在于，包含：一抖动撷取模拟至数字转换器
(ADC)
用于依据一运作时脉信号取样一待取样时脉信号，以产生一第一量化输出；一校正值产生电路，用于接收该第一量化输出与一待校正
ADC
的一第二量化输出以产生一校正值，其中该运作时脉信号用于驱动该待校正
ADC
取样，且该校正值关联于该运作时脉信号的一相位杂讯；以及一第一运算电路，耦接于该校正值产生电路，用于将该第二量化输出减去该校正值以产生一第三量化输出
。2.
根据权利要求1所述的校正系统，其特征在于，该校正值产生电路包含：一误差撷取电路，用于接收该第一量化输出，并用于自该第一量化输出获得该待校正
ADC
的一取样时间误差，其中该取样时间误差关联于该相位杂讯；一微分电路，用于接收该第二量化输出以计算该第二量化输出的一斜率；以及一第二运算电路，用于将该取样时间误差乘上该斜率以产生该校正值
。3.
根据权利要求2所述的校正系统，其特征在于，该误差撷取电路自该第一量化输出获得该取样时间误差与一常数的积，进而获得该取样时间误差，其中该常数负相关于该运作时脉信号的周期
。4.
根据权利要求3所述的校正系统，其特征在于，该运作时脉信号的周期为该待取样时脉信号的周期的
M
倍，其中
M
为正数且该常数正相关于
M。5.
根据权利要求1所述的校正系统，其特征在于，该校正系统另包含：一信号处理电路，用于在该待取样时脉信号输入该抖动撷取
ADC
之前对该待取样时脉信号进行以下一或多者：放大
、
除频与斜率调整
。6.
根据权利要求5所述的校正系统，其特征在于，该待取样时脉信号用于输入一时脉产生器，该运作时脉信号由该时脉产生器依据该待取样时脉信号产生
。7.
根据权利要求5所述的校正系统，其特征在于，该信号处理电路输出的该待取样时脉信号具有一斜坡波形或一锯齿波形
。8.
一种校正系统，其特征在于，包含：一抖动撷取模拟至数字转换器
(ADC)
，用于依据一运作时脉信号取样一待取样时脉信号，以产生一第一量化输出；一校正值产生电路，用于接收该第一量化输出与一待校正
ADC
的一第二量化输出以产生一校正值，其中该待取样时脉信号用于驱动该待校正
ADC
取样，且该校正值关联于该待取样时脉信号的一相位杂讯；以及一第一运算电路，耦接于该校正值产生电路，用于将该第二量化输出减去该校正值以产生一第三量化输出
。9.
根据权利要求8所述的校正系统，其特征在于，该校正值产生电路包含：一误差撷取电路，用于接收该第一量化输出，并用于自该第一量化输出获得该待校正
ADC
的一取样时间误差，其中该取样时间误差关联于该相位杂讯；一微分电路，用于接收该第二量化输出以计算该第二量化输出的一斜率；以及一第二运算电路，用于将该取样时间误差乘上该斜率以产生该校正值
。10.
根据权利要求9所述的校正系统，其特征在于，该误差撷取电路自该第一量化输出
获得该取样时间误差与一常数的积，进而获得该取样时间误差，其中该常数负相关于该运作时脉信号的周期
。11.
根据权利要求
10
所述的校正系统，其特征在于，该运作时脉信号的周期为该待取样时脉信号的周期的
1/M
倍，其中
M
为正数且该常数负相关于
M。12.
根据权利要求8所述的校正系统，其特征在于，该校正系统另包含：一信号处理电路，用于在该待取样...

【专利技术属性】
技术研发人员：汪鼎豪，吴介琮，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：