一种基于异构集成工艺的宽带高功率放大器及其设计方法技术

本发明专利技术公开了一种基于异构集成工艺的宽带高功率放大器，包括异构集成衬底、功分器、功率放大模块、合路器,所述功分器、所述功率放大模块、所述合路器基于晶圆级封装工艺集成于所述异构集成衬底，所述功率放大模块的数量包括至少两个，所述功分器与所述功率放大模块的输入端连接。本发明专利技术结合分布式可实现放大器带宽的理论，通过将多晶体管并联形成晶胞，并基于该晶胞构建分布式放大器单元，进一步的形成基于电容中和技术的差分放大器，从而形成硅基宽带毫米波功率放大器的设计，有效地支撑宽带毫米波功率放大器的设计，可有效突破功率放大器因管子尺寸大、版图寄生多，电磁

【技术实现步骤摘要】
一种基于异构集成工艺的宽带高功率放大器及其设计方法


[0001]本专利技术属于射频异构集成电路领域，涉及一种基于异构集成工艺的宽带高功率放大器及其设计方法。

技术介绍

[0002]毫米波(MillimeterWave，mm
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wave，30
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300G)频段包含了丰富的频谱资源，具有带宽宽、波束窄、分辨率高等特点。因此，毫米波技术支撑的应用需求将是下一个经济发力点，它不仅关乎到技术竞争，更是国家利益和发展的竞争。
[0003]功率放大器(功放，PowerAmplifier)作为毫米波前端芯片电路中不可或缺的核心部件，在近年来得到了广泛的研究。由于高速无线通信与高速数据传输、高分辨率与高安全度的毫米波成像、宽频谱探测等毫米波技术的推动均需要具有大带宽的硬件系统支撑，并且毫米波传播时存在严重的大气衰减、毫米波天线增益较小，须通过提高功放的输出功率增加信号/信息的传输距离。因此，亟需研制大宽带、高输出功率的毫米波功放以利于推动毫米波技术的大规模应用。
[0004]硅基CMOS集成电路工艺价格低廉、易于与当前主流的数字处理/基带芯片全集成，是面向规模化应用的集成电路设计与生产的首选工艺平台。采用硅基CMOS工艺设计毫米波功率放大器，能适应稳定、低成本的短距毫米波技术应用需求。
[0005]然而，在毫米波，特别是100GHz以上的频段，硅基有源器件的功率转化效率低，导致应用于功放设计中的硅基有源器件的自热效应更加明显；同时紧凑型的电路版图布局导致器件之间的电磁耦合增强，进一步的使得片上的电磁
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热多场环境复杂，给硅基宽带和高功率的毫米波功率放大器设计带来了极大的困难与挑战。
[0006]同时，硅基CMOS有源器件的在毫米波频段的输出功率急剧减小，器件及其版图结构的寄生效应进一步恶化了功放的输出功率性能，导致提高硅基毫米波功放的高功率输出性能成为一个技术瓶颈。进一步地，器件及其版图的寄生效应、片上器件之间的耦合效应、无源器件的辐射效应导致的容性耦合等，无一不恶化片上硅基毫米波的带宽性能，致使硅基毫米波功放的带宽性能成为另一个技术瓶颈。
[0007]综上所述，硅基片上无源器件的趋肤效应和辐射效应等导致的功率合成效率低的问题，硅基CMOS管的直流
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射频转换效率低的问题、功放的热积恶化硅基CMOS管功率输出性能的问题，进而导致能同时满足大带宽和高输出功率的硅基毫米波功放成为一个亟待解决的难题。

技术实现思路

[0008]本专利技术为了克服现有技术的不足，提供一种基于异构集成工艺的宽带高功率放大器及其设计方法。
[0009]为了实现上述目的，本专利技术采用以下技术方案：
[0010]一种基于异构集成工艺的宽带高功率放大器，包括异构集成衬底、功分器、功率放
大模块、合路器,所述功分器、所述功率放大模块、所述合路器基于晶圆级封装工艺集成于所述异构集成衬底，所述功率放大模块的数量包括至少两个，所述功分器与所述功率放大模块的输入端连接，用于接收输入信号并分成多路分别输出至所述功率放大模块，所述合路器与所述功率放大器的输出端连接，用于接收多路所述功率放大模块的信号合成一路并输出。
[0011]进一步的，所述功率放大模块包括多个依次级联的第一功放，相邻的所述第一功放采用传输线和巴伦结合的方式耦合。
[0012]进一步的，所述第一功放包括两个输入端口、两个输出端口以及两个核心功放单元，两个所述输入端口分别连接于两个所述核心功放单元的栅极，两个所述输出端口分别连接于两个所述核心功放单元的漏极。
[0013]进一步的，所述核心功放单元包括输入电压、输出电压、以及并联设置的至少两个晶胞，所述晶胞的源极接地，所述晶胞的栅极与所述输入电压连接，所述晶胞的漏极与所述输出电压连接；所述晶胞包括并联设置的至少两个MOS管，所述MOS管的源极接地，相邻的所述MOS管的栅极连接，相邻的所述MOS管的源极连接。
[0014]进一步的，还包括第一传输线，所述第一传输线设于所述晶胞的漏极。
[0015]进一步的，还包括FPGA芯片和功率检波器，所述功率检波器与所述合路器耦合，接收所述合路器的功率信号并转化为电压信号，所述用于电压信号处理的外置FPGA芯片与所述功率检波器连接，接收电压信号并处理以调整所述功率放大模块的偏置电压和输出匹配网络。
[0016]进一步的，所述异构集成衬底包括硅基衬底和树脂衬底，所述硅基衬底嵌入于所述树脂衬底内，所述硅基衬底上依次层叠设有介质层和金属层，顶部的所述金属层设有芯片焊盘；所述异构集成衬底上还设有布线层，所述布线层上设有金属孔和焊球。
[0017]进一步的，所述介质层上设有过孔。
[0018]一种基于异构集成工艺的宽带高功率放大器的设计方法，包括以下步骤：
[0019]S1、基于电导率/介电参数信息，搭建CMOS工艺和晶圆级封装工艺的三维异构集成衬底的电磁仿真环境；将硅基衬底嵌入在异构集成衬底内部，异构集成衬底上设置芯片焊盘、金属过孔、焊球，硅基衬底通过芯片焊盘和金属过孔与外部焊球进行连接；对无源器件的设计、封装及联合电磁仿真，分析并设计测试单元；对比分析实测数据与仿真结果，调整电磁环境的设置，对其他测试结构的实测结果与仿真验证，建立全电磁仿真环境；
[0020]S2、功率放大模块采用多个第一功放级联，级联方式采用传输线与巴伦结合增加匹配网络自由度，第一功放的结构采用两个核心功放单元，功放核心单元的结构采用多个并联设置的晶胞，根据晶体管版图寄生效应及并联晶体管的数量对带宽的影响确定功放性能指标的版图设计方式和晶胞的数量；
[0021]S3、晶胞内采用多个小尺寸并联的MOS管的结构，该晶胞组成功放核心单元的分布式电路结构中的单个晶体管，采用负载牵引方法优化晶胞内MOS管的数量和输出功率，采用并联晶体的版图设计方式降低版图寄生参数，采用合路器将多个功率放大模块的输出功率进行合成；
[0022]S4、采用耦合器将合路器的部分输出信号耦合至功率检波器中，功率检波器将功率信号转化为电压信号并输出至FPGA；通过FPGA进行信号处理并动态调整功率放大模块的
偏置电压和输出匹配网络；
[0023]S5、基于异构集成方法，将多个功率放大模块、合路器、功率检测器、以及功分器集成至异构集成衬底，通过外置FPGA进行输出功率的动态调整，形成用于功率合成的宽带高功率放大器。
[0024]综上所述，本专利技术的有益之处在于：
[0025]1)本专利技术的功率放大系统，综合考虑带宽与功率的因素、采用多MOS管并联和异构集成方式构建多路功放的功率合成设计方法，提高了硅基功率放大器的输出功率，有效地解决了硅基功放存在的功率合成效率低、硅基CMOS管的直流
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射频转换效率低、功热积累在恶化硅基CMOS管功率导致输出功率下降和电磁
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热复杂环境下的功率放大器设计问题；同时，采用监测输出功率信号的幅度形成动态调整输出功本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于异构集成工艺的宽带高功率放大器，其特征在于，包括异构集成衬底、功分器、功率放大模块、合路器,所述功分器、所述功率放大模块、所述合路器基于晶圆级封装工艺集成于所述异构集成衬底，所述功率放大模块的数量包括至少两个，所述功分器与所述功率放大模块的输入端连接，用于接收输入信号并分成多路分别输出至所述功率放大模块，所述合路器与所述功率放大器的输出端连接，用于接收多路所述功率放大模块的信号合成一路并输出。2.根据权利要求1所述的一种基于异构集成工艺的宽带高功率放大器，其特征在于，所述功率放大模块包括多个依次级联的第一功放，相邻的所述第一功放采用传输线和巴伦结合的方式耦合。3.根据权利要求2所述的一种基于异构集成工艺的宽带高功率放大器，其特征在于，所述第一功放包括两个输入端口、两个输出端口以及两个核心功放单元，两个所述输入端口分别连接于两个所述核心功放单元的栅极，两个所述输出端口分别连接于两个所述核心功放单元的漏极。4.根据权利要求3所述的一种基于异构集成工艺的宽带高功率放大器，其特征在于，所述核心功放单元包括输入电压、输出电压、以及并联设置的至少两个晶胞，所述晶胞的源极接地，所述晶胞的栅极与所述输入电压连接，所述晶胞的漏极与所述输出电压连接；所述晶胞包括并联设置的至少两个MOS管，所述MOS管的源极接地，相邻的所述MOS管的栅极连接，相邻的所述MOS管的源极连接。5.根据权利要求4所述的一种基于异构集成工艺的宽带高功率放大器，其特征在于，还包括第一传输线，所述第一传输线设于所述晶胞的漏极。6.根据权利要求1所述的一种基于异构集成工艺的宽带高功率放大器，其特征在于，还包括用于电压信号处理的外置FPGA和功率检波器，所述功率检波器与所述合路器耦合，接收所述合路器的功率信号并转化为电压信号，所述FPGA与所述功率检波器连接，接收电压信号并处理以调整所述功率放大模块的偏置电压和输出匹配网络。7.根据权利要求1所述的一种基于异构集成工艺的宽带高功率放大器，...

【专利技术属性】
技术研发人员：苏国东，刘昊，刘军，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：