三维AND快闪存储器元件及其制造方法技术

本发明专利技术提供了一种三维AND快闪存储器元件，包括栅极堆叠结构、通道柱、源极柱与漏极柱、电荷储存结构、第一晶体管与第二晶体管。所述栅极堆叠结构位于介电基底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。所述通道柱延伸穿过所述栅极堆叠结构。源极柱与漏极柱，位于所述通道柱内，且与所述通道柱电性连接。所述电荷储存结构，位于所述多个栅极层与所述通道柱之间。所述第一晶体管位于所述栅极堆叠结构上方，电性连接所述漏极柱。所述第二晶体管位于所述栅极堆叠结构上方，电性连接所述源极柱。电性连接所述源极柱。电性连接所述源极柱。

【技术实现步骤摘要】
三维AND快闪存储器元件及其制造方法


[0001]本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种快闪存储器元件及其制造方法。

技术介绍

[0002]非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛采用于个人计算机和其他电子设备中。目前业界较常使用的三维存储器包括或非门(NOR)存储器以及与非门(NAND)存储器。此外，另一种三维存储器为与门(AND)存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维存储器元件的发展已逐渐成为目前的趋势。然而，仍存在许多与三维存储器元件相关的挑战。

技术实现思路

[0003]本专利技术提出一种三维AND快闪存储器元件可以使得避免读取错误。
[0004]本专利技术提出一种三维AND快闪存储器元件的制造方法可以与现有工艺整合而在存储单元阵列中形成做为开关的晶体管，以避免错误读取。
[0005]依据本专利技术实施例的一种三维AND快闪存储器元件，包括栅极堆叠结构、通道柱、源极柱与漏极柱、电荷储存结构、第一晶体管与第二晶体管。所述栅极堆叠结构位于介电基底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。所述通道柱延伸穿过所述栅极堆叠结构。源极柱与漏极柱，位于所述通道柱内，且与所述通道柱电性连接。所述电荷储存结构，位于所述多个栅极层与所述通道柱之间。所述第一晶体管位于所述栅极堆叠结构上方，电性连接所述漏极柱。所述第二晶体管位于所述栅极堆叠结构上方，电性连接所述源极柱。
[0006]依据本专利技术实施例的一种三维AND快闪存储器元件，包括：第一区块、第二区块、位线与源极线。所述第一区块包括多个第一存储单元、第一晶体管与第二晶体管。所述多个第一存储单元，彼此并联成第一存储器串。所述第一晶体管，与所述第一存储器串的漏极柱串连。所述第二晶体管，与所述第一存储器串的源极柱串连。所述第二区块包括多个第二存储单元、第三晶体管与第四晶体管。所述多个第二存储单元，彼此并联成第二存储器串。所述第三晶体管与所述第二存储器串的漏极柱串连。所述第四晶体管与所述第二存储器串的源极柱串连。所述位线连接所述第一区块的所述第一晶体管的漏极区与所述第二区块的所述第三晶体管的漏极区。所述源极线连接所述第一区块的所述第二晶体管的源极区与所述第二区块的所述第四晶体管的源极区。
[0007]依据本专利技术实施例的一种三维AND快闪存储器元件的制造方法，包括：形成第一堆叠结构于介电基底上，其中所述第一堆叠结构包括彼此交替堆叠的多个第一中间层与多个第二绝缘层。形成通道柱延伸穿过所述第一堆叠结构。在所述通道柱内形成与所述通道柱电性连接的源极柱与漏极柱。形成第二堆叠结构于所述第一堆叠结构上，其中所述第二堆
叠结构包括彼此交替堆叠的多个第二绝缘层与至少一第二中间层。形成第一通道插塞与第二通道插塞伸穿过所述第二堆叠结构，其中所述第一通道插塞着陆在且电性连接所述漏极柱，所述第二通道插塞着陆在且电性连接所述源极柱。局部地移除所述多个第一中间层与所述至少一第二中间层，以形成多个第一水平开口以及至少一第二水平开口。形成栅极介电层于所述至少一第二水平开口中。形成多个第一栅极层于所述多个第一水平开口中，并形成至少一第二栅极层于所述至少一第二水平开口剩余的空间中。形成多个电荷储存结构，位于所述多个第一栅极层与所述通道柱之间。形成第一掺杂区于所述第一通道插塞中，并形成第二掺杂区于所述第二通道插塞中。
[0008]本专利技术实施例的三维AND快闪存储器元件的制造方法可以与现有工艺整合而在存储单元阵列形成多个晶体管。这些晶体管可以做为开关的，以避免错误读取。
附图说明
[0009]图1A示出根据一些实施例的3D AND快闪存储器阵列的电路图。
[0010]图1B示出图1A中部分的存储器阵列的局部三维视图。
[0011]图1C与图1D示出图1B的切线I
‑
I
’
的剖面图。
[0012]图1E示出图1B、图1C、图1D的切线II
‑
II
’
的俯视图。
[0013]图2A至图2L是依照本专利技术的实施例的一种三维AND快闪存储器元件的制造流程的剖面示意图。
[0014]图3A至图3L是图2A至图2L的俯视图。
[0015]图4A至图4E为依据本专利技术实施例的设置在存储单元阵列上方的各种晶体管的组合的剖面示意图。
[0016]图5为依据本专利技术另一实施例的设置在存储单元阵列上方的具有多栅极的晶体管的剖面示意图。
[0017]附图标记说明
[0018]10：存储器阵列
[0019]12：电荷储存层
[0020]14、114：隧穿层
[0021]16：通道环
[0022]20、20C2：存储单元
[0023]28、128：绝缘柱
[0024]28a、258a、258b：导线
[0025]32a：第一导体柱/源极柱
[0026]32b：第二导体柱/漏极柱
[0027]36、136：阻挡层
[0028]38、138、238：栅极层
[0029]38、WL、WL_1、WL_2、WL_3、WL_4、WL_5：字线
[0030]40、140：电荷储存结构
[0031]50、100：介电基底
[0032]50s：表面
[0033]52、150：栅极堆叠结构
[0034]54、101、104、142、204：绝缘层
[0035]60：箭头
[0036]102：停止层
[0037]103：导体层
[0038]106、206：中间层
[0039]108：开孔
[0040]112：储存层
[0041]116：通道柱
[0042]124：绝缘填充层
[0043]130a、130b、230a、230b：孔
[0044]132、132a、132b：导体柱
[0045]132a
’
、132b
’
：上部
[0046]133：分隔沟道
[0047]134、234：水平开口
[0048]137、237：势垒层
[0049]144：填充层
[0050]214：多层栅极介电层
[0051]214a、214b：栅极介电层
[0052]232a、232b：导体插塞
[0053]242a、242b：掺杂区
[0054]250：内连线
[0055]252、254、256：介电层
[0056]254a、254b：接触窗
[0057]AR：阵列区
[0058]B1、B2、B3、TB1、TB2、TB3：区块
[0059]LBL、LBL_1、LBL_2、LBL_3、LBL_4、LBL_5、LBL_6：位线
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【技术保护点】

【技术特征摘要】
1.一种三维AND快闪存储器元件，包括：栅极堆叠结构，位于介电基底上，其中所述栅极堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层；通道柱，延伸穿过所述栅极堆叠结构；源极柱与漏极柱，位于所述通道柱内，且与所述通道柱电性连接；电荷储存结构，位于所述多个栅极层与所述通道柱之间；第一晶体管，位于所述栅极堆叠结构上方，电性连接所述漏极柱；以及第二晶体管，位于所述栅极堆叠结构上方，电性连接所述源极柱。2.根据权利要求1所述的三维AND快闪存储器元件，其中所述第一晶体管与所述第二晶体管分别为垂直晶体管。3.根据权利要求1所述的三维AND快闪存储器元件，其中所述第一晶体管与所述第二晶体管分别为第一全环绕式晶体管与第二全环绕式晶体管。4.根据权利要求3所述的三维AND快闪存储器元件，其中所述第一全环绕式晶体管包括：第一全环绕式栅极，位于所述栅极堆叠结构上；第一通道插塞，位于所述通道柱与所述漏极柱上；第一源极区，位于所述第一通道插塞下方，电性连接所述漏极柱；第一漏极区，位于所述第一通道插塞上方，且电性连接所述第一通道插塞；以及第一栅极介电层，位于所述第一全环绕式栅极与所述第一通道插塞之间；以及所述第二全环绕式晶体管包括：第二全环绕式栅极，位于所述栅极堆叠结构上；第二通道插塞，位于所述通道柱与所述源极柱上；第二漏极区，位于所述第二通道插塞下方，且电性连接所述源极柱；第二源极区，位于所述第二通道插塞上方，且电性连接所述第二通道插塞；以及第二栅极介电层，位于所述第二全环绕式栅极与所述第二通道插塞之间。5.根据权利要求4所述的三维AND快闪存储器元件，其中所述第一栅极介电层与所述电荷储存结构彼此分离；所述第二栅极介电层与所述电荷储存结构彼此分离。6.根据权利要求1所述的三维AND快闪存储器元件，其中所述第一晶体管的所述第一通道插塞为未掺杂的半导体或具有掺质且导电型不同于所述第一源极区的掺质的导电型的半导体。7.根据权利要求6所述的三维AND快闪存储器元件，其中所述第二晶体管的所述第二通道插塞为未掺杂的半导体、具有掺质且导电型不同于所述第二源极区的掺质的...

【专利技术属性】
技术研发人员：胡志玮，叶腾豪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：