应用于显示装置的高速信号传输系统制造方法及图纸

本发明专利技术公开一种应用于显示装置的高速信号传输系统，包括时钟控制电路及多个源极驱动器。时钟控制电路包括驱动器，用以传输具有内嵌式时钟的数据信号。每个源极驱动器包括模拟前端及时钟数据恢复电路。模拟前端耦接驱动器并接收具有内嵌式时钟的数据信号。模拟前端包括自适应等化器且时钟数据恢复电路为具有延迟锁相回路架构的二位元时钟数据恢复电路。迟锁相回路架构的二位元时钟数据恢复电路。迟锁相回路架构的二位元时钟数据恢复电路。

【技术实现步骤摘要】
应用于显示装置的高速信号传输系统


[0001]本专利技术是与显示装置有关，特别是关于一种应用于显示装置的高速信号传输系统。

技术介绍

[0002]如图1所示，显示面板的时钟控制器TCON耦接至多个驱动IC D1～D6中的最远的驱动IC的距离可能超过1米，使得印刷电路板PCB上的走线变长而导致其传送的信号出现严重的损耗与失真。
[0003]此时，如图2所示，接收器RES可通过自适应等化器AEQ来将失真的信号做等比例的补偿以还原信号。由于远端驱动IC与近端驱动IC的信号损耗的程度不同，因此，位于不同位置的远端驱动IC与近端驱动IC需分别使用不同的补偿设定来达到信号最佳化，其示意图请见图3。
[0004]虽然使用同时提供时钟与数据的时钟数据恢复(Clock and Data Recovery，CDR)系统可有效防止时钟数据恢复电路在调整等化器的过程中脱锁，然而，如图4所示，在时钟数据恢复系统中需同时设置数据通道(Data channel)CH0～CH2与时钟通道(Clock channel)CH3，导致硬体成本增加。
[0005]如图5所示，传统以锁相回路为基底(PLL
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based)的时钟数据恢复电路11包括相位侦测器111、电荷泵112、回路滤波器113及压控振荡器(Voltage
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Controlled Oscillator，VCO)114。在等化器最佳化的过程中，仍会传送相位信息DAT给后面的时钟数据恢复电路11，以供时钟数据恢复电路11利用相位信息DAT来重建与校正时钟信号。因此，等化器输出信号的优劣会直接影响时钟数据恢复电路11的正常运作与否。然而，由于等化器最佳化与时钟相位校正同时执行，当等化器尚未完成最佳化前就将相位信息DAT传送给时钟数据恢复电路11，很可能会造成时钟数据恢复电路11脱锁。
[0006]传统上，时钟产生器通常会选用锁相回路(Phase
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Locked Loop，PLL)架构。由于电路操作于相位校正模式下，数据信号仅提供相位信息而不提供时钟信号源，故在校正回路中仅能使用压控震荡器114来作为时钟信号源。然而，使用压控震荡器114作为时钟信号源的缺点在于：时钟信号的抖动会在压控震荡器114内不断累积，因而导致取样错误率大增。
[0007]由上述可知：现有技术仍存在有诸多问题，亟待进一步加以解决。

技术实现思路

[0008]因此，本专利技术提出一种应用于显示装置的高速信号传输系统，由以有效解决现有技术所遭遇到的上述问题。
[0009]本专利技术的一范畴在于改善面板高速传输数据信号的可适性与抗输入抖动能力。
[0010]本专利技术的另一范畴在于通过自适应等化器与延迟锁相的时钟恢复电路设计来有效改善驱动IC接收信号的能力。
[0011]根据本专利技术的一较佳具体实施例为一种高速信号传输系统。于此实施例中，高速
信号传输系统应用于显示装置。高速信号传输系统包括时钟控制电路及多个源极驱动器。时钟控制电路包括驱动器，用以传输具有内嵌式时钟的数据信号。每个源极驱动器包括模拟前端及时钟数据恢复电路。模拟前端耦接驱动器并接收具有内嵌式时钟的数据信号。模拟前端包括自适应等化器且时钟数据恢复电路为具有延迟锁相回路架构的二位元(Bang
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Bang)时钟数据恢复电路。
[0012]于一实施例中，内嵌式时钟的编码为低频编码。
[0013]于一实施例中，自适应等化器的最佳化过程与内嵌式时钟的校正过程是于不同时段执行。
[0014]于一实施例中，每个源极驱动器内部自动侦测出其自适应等化器的最佳等化器档位设定，以自动补偿该些源极驱动器设置于不同位置所产生的信号差异。
[0015]于一实施例中，源极驱动器依序运作于第一模式、第二模式及第三模式下。
[0016]于一实施例中，当源极驱动器运作于第一模式下时，利用低频的时钟训练对时钟数据恢复电路中的第一延迟锁相回路进行锁相，完成锁相后，锁定信号会由低电位转为高电位。
[0017]于一实施例中，当源极驱动器运作于第二模式下时，锁定信号为高电位，模拟前端接收具有内嵌式时钟的数据信号并萃取出内嵌式时钟后将其输入至延迟锁相回路以保持其相位锁定，并在内嵌式时钟以外的区间扫描自适应等化器的所有设定档位来找出自适应等化器的最佳设定值，以避免在自适应等化器尚未最佳化前就脱锁。
[0018]于一实施例中，当源极驱动器运作于第三模式下时，延迟锁相回路利用内嵌式时钟的区间进行锁相并在内嵌式时钟以外的区间进行二位元(Bang
‑
Bang)相位校正。
[0019]于一实施例中，源极驱动器还包括芯片上开眼(EOM)监测电路、自适应等化器控制电路及比较器。自适应等化器控制电路耦接于EOM监测电路与自适应等化器之间。比较器耦接于自适应等化器与时钟数据恢复电路之间。
[0020]于一实施例中，自适应等化器与比较器运作于第一模式、第二模式及第三模式下且EOM监测电路及自适应等化器控制电路运作于第二模式下。
[0021]于一实施例中，时钟数据恢复电路包括时钟萃取器、多工器、二位元相位侦测器、取样器、压控延迟线、相位频率侦测器、第一电荷泵、序列至平行、第二电荷泵及回路滤波器。多工器耦接于时钟萃取器与压控延迟线之间。相位频率侦测器耦接至第二电荷泵。压控延迟线与第二电荷泵均耦接至第一电荷泵与回路滤波器，取样器耦接于压控延迟线与二位元相位侦测器之间，序列至平行耦接至取样器，二位元相位侦测器耦接第一电荷泵，压控延迟线、第二电荷泵及相位频率侦测器形成第一延迟锁相回路且二位元相位侦测器、第一电荷泵、序列至平行及取样器形成第二延迟锁相回路。
[0022]于一实施例中，多工器、压控延迟线、相位频率侦测器、第二电荷泵及回路滤波器运作于第一模式、第二模式及第三模式下，取样器及序列至平行运作于第二模式及第三模式下，二位元相位侦测器及第一电荷泵运作于第三模式下。
[0023]于一实施例中，时钟控制电路设置于印刷电路板上且该些源极驱动器耦接显示面板。
[0024]相较于现有技术，本专利技术的应用于显示装置的高速信号传输系统是通过自适应等化器与延迟锁相的时钟恢复电路设计来有效改善驱动I C接收信号的能力，故可大幅改善
面板高速传输数据信号的可适性与抗输入抖动能力，有效解决现有技术所遭遇到的各种问题。
附图说明
[0025]图1为显示面板的时钟控制器耦接至各驱动I C的距离不同的示意图。
[0026]图2为接收器使用等化器补偿失真的信号的示意图。
[0027]图3为位于远端与近端的驱动I C需分别使用不同的补偿设定来达到信号最佳化的示意图。
[0028]图4为在时钟数据恢复系统中需同时设置数据通道与时钟通道的示意图。
[0029]图5为当传统的等化器尚未完成最佳化前就将相位信息传送给以锁相回路为基底的时钟数据恢复电路，可能造成时钟数据恢复电路脱锁的示意图。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速信号传输系统，应用于显示装置，其特征在于，包括：时钟控制电路，包括驱动器，用以传输具有内嵌式时钟的数据信号；以及多个源极驱动器，每个源极驱动器包括模拟前端及时钟数据恢复电路，该模拟前端耦接该驱动器并接收具有该内嵌式时钟的该数据信号；其中，该模拟前端包括自适应等化器且该时钟数据恢复电路为具有延迟锁相回路架构的二位元时钟数据恢复电路。2.如权利要求1所述的高速信号传输系统，其特征在于，该内嵌式时钟的编码为低频编码。3.如权利要求1所述的高速信号传输系统，其特征在于，该自适应等化器的最佳化过程与该内嵌式时钟的校正过程是于不同时段执行。4.如权利要求1所述的高速信号传输系统，其特征在于，每个源极驱动器内部自动侦测出其自适应等化器的最佳等化器档位设定，以自动补偿该些源极驱动器设置于不同位置所产生的信号差异。5.如权利要求1所述的高速信号传输系统，其特征在于，该源极驱动器依序运作于第一模式、第二模式及第三模式下。6.如权利要求5所述的高速信号传输系统，其特征在于，当该源极驱动器运作于该第一模式下时，利用低频的时钟训练对该时钟数据恢复电路中的第一延迟锁相回路进行锁相，完成锁相后，锁定信号会由低电位转为高电位。7.如权利要求5所述的高速信号传输系统，其特征在于，当该源极驱动器运作于该第二模式下时，锁定信号为高电位，该模拟前端接收具有该内嵌式时钟的该数据信号并萃取出该内嵌式时钟后将其输入至该延迟锁相回路以保持其相位锁定，并在该内嵌式时钟以外的区间扫描该自适应等化器的所有设定档位来找出该自适应等化器的最佳设定值，以避免在该自适应等化器尚未最佳化前就脱锁。8.如权利要求5所述的高速信号传输系统，其特征在于，当该源极驱动器运作于该第三模式下时，该延迟锁相回路利用该内嵌式时钟的区间进行锁相并在该内嵌式...

【专利技术属性】
技术研发人员：罗友龙，赵自强，陈泓霖，何永祥，
申请(专利权)人：瑞鼎科技股份有限公司，
类型：发明
国别省市：