一种组合电路延迟测试方法及其系统技术方案

本发明专利技术公开了一种组合电路延迟测试方法及其系统，方法包括：将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；将测试数据输入多组级联的测试电路中，采用不同频率的时钟对多组级联的测试电路进行测试，获得多组级联电路的延迟时间；将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间；本发明专利技术解决了无法测出最大延迟小于整体电路最小运行时钟周期的组合逻辑电路的问题，提高创新电路的性能评估能力。能力。能力。

【技术实现步骤摘要】
一种组合电路延迟测试方法及其系统


[0001]本专利技术涉及集成电路
，更具体的，涉及一种组合电路延迟测试方法及其系统。

技术介绍

[0002]在现代数字电路中，延迟是一个非常重要的指标，两个寄存器之间组合逻辑电路的延迟如果过大，往往会直接影响着电路的性能和速度。因此，对于数字电路创新设计尤其是组合电路创新设计来说，准确、高效地测量延迟对于电路的性能评估是非常关键的。
[0003]组合电路的延迟是指在输入信号发生变化后，电路输出正确结果所需的时间，通常包含线延迟和门延迟，即信号传输路径的延迟和各个逻辑单元的延迟。目前，延迟测试方法主要分为两类：基于仿真的测试方法和基于测量的测试方法。
[0004]基于仿真的测试方法是指通过模拟电路的运行过程来计算延迟。这种方法可以在电路设计的早期就进行测试，帮助工程师发现电路中存在的延迟问题，并进行优化和调整。但是，基于仿真的测试方法只能在设计阶段进行测试，不能对实际电路进行测试。
[0005]基于测量的测试方法是指通过测量实际电路中信号传输的时间来计算延迟。这种方法可以对实际电路进行测试，可以帮助工程师了解电路的实际运行情况，并发现电路中存在的延迟问题。目前，基于测量的测试方法主要分为两种：基于外部测试仪器的测试方法和基于内部测试电路的测试方法。
[0006]基于外部测试仪器的测试方法是指通过连接外部测试仪器来测量电路中信号的传输时间。常用的测试仪器包括示波器、逻辑分析仪等。这种方法的优点是可以对实际电路进行测试，并且可以测量不同信号之间的延迟。但是，它的缺点是需要专业的测试仪器和操作技能，测试成本较高，以及会引入芯片封装的引脚、走线等多余延迟，测试结果往往误差很大。
[0007]基于内部测试电路的测试方法是指在电路中添加专门的测试电路，通过测量测试电路的输出信号来计算延迟。这种方法的优点是可以对电路中不同逻辑单元之间的延迟进行测量，测试成本相对较低。但如果待测试电路的最大延迟小于整体电路的最小运行时钟周期，就无法测出待测试电路的延迟，因为即便在整体电路的最高运行频率，待测试电路的输出信号仍旧不会发生延迟错误。

技术实现思路

[0008]本专利技术为了解决现有技术中无法测出最大延迟小于整体电路最小运行时钟周期的组合逻辑电路的问题，提出了一种组合电路延迟测试方法及其系统，通过级联的测试方法，解决无法测出最大延迟小于整体电路最小运行时钟周期的组合逻辑电路的问题。
[0009]为解决上述技术问题，本专利技术采用的技术方案是：
[0010]本专利技术一方面公开了一种组合电路延迟测试方法，包括以下步骤：
[0011]将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级
联的测试电路；
[0012]将原始测试数据输入到多组级联的测试电路中，最后一组测试电路输出最终的测试数据到第一判决电路中进行结果判决；
[0013]采用不同频率的时钟对多组级联的测试电路进行测试，根据第一判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
[0014]将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
[0015]将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
[0016]优选地，得到最终的测试数据的步骤如下：
[0017]将原始测试数据输入第一组测试电路中的待测试电路中，第一组测试电路中的中插单元将第一组测试电路中的待测试电路输出的结果与参考结果比较；
[0018]当比较结果正确时，第一组测试电路中的中插单元选通当前时钟周期输入的测试数据，并输出到第二组测试电路中的待测试电路中；
[0019]第二组测试电路至倒数第二组测试电路内的待测试电路均接收上一组测试电路输出的测试数据，第二组测试电路至倒数第二组测试电路内的中插单元均进行本组的待测试电路输出的结果与参考结果比较，并将对应测试数据输出到下一组测试电路中的待测试电路中；
[0020]最后一组测试电路中的中插单元进行本组的待测试电路输出的结果与参考结果比较后，将最终测试数据输入第一判决电路中进行结果判决。
[0021]进一步地，每个中插单元包括第一寄存器、第二寄存器、比较单元、选通器；
[0022]所述的第二寄存器用于接收当前时钟周期的测试数据并保存，并在下一时钟周期将此数据送入第一寄存器；
[0023]所述的第一寄存器用于接收来自第二寄存器的测试数据，即保存的是上一时钟周期的测试数据；
[0024]所述的比较单元用于将待测试电路的输出结果与参考结果进行比较；若待测试电路的输出结果正确，则输出控制信号为高电平；否则输出控制信号为低电平；
[0025]所述的选通器由比较单元的控制信号控制，输入为第一寄存器或第二寄存器中的数据；当控制信号为低电平，选通器选通第一寄存器中上一时钟周期的输入数据；当控制信号为高电平，选通器选通第二寄存器中当前时钟周期的输入数据。
[0026]更进一步地，述的第一判决电路进行结果判决的方法如下：
[0027]第一判决电路接收来自最后一组待测试电路输出的测试数据，在下一时钟时刻对最后一组待测试电路输出的测试数据与参考结果进行比较，一致输出为1，不一致输出为0；
[0028]第一判决电路输出为1，表示多组级联的测试电路延迟小于当前时钟周期；
[0029]第一判决电路输出为0，表示多组级联的测试电路延迟大于当前时钟周期。
[0030]本专利技术另一方面公开了一种组合电路延迟测试系统，采用所述的一种组合电路延迟测试方法，包括：多组级联的测试电路模块、中插单元路径模块、处理器；
[0031]所述的多组级联的测试电路模块用于将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；用于采用不同频率的时钟对多组级联
的测试电路进行测试，根据第二判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；
[0032]所述的中插单元路径模块用于将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；
[0033]所述的处理器用于将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。
[0034]更进一步地，多组级联的测试电路模块包括多组级联的测试电路；
[0035]所述的多组级联的测试电路包括N组测试电路、第一判决电路；
[0036]每一组测试电路均包括待测试电路、第一中插单元；
[0037]每个中插单元均包括比较单元、第一寄存器、第二寄存器、选通单元。
[0038]更进一步地，第一组测试电路中的待测试电路的输入端接收测试数据，输出端与第一组测试电路中的比较单元的第一输入端电性连接；
[0039]第一组测试电路中的比较单元的第二输入端接收参考结果，输出端与第一组测试电路中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种组合电路延迟测试方法，其特征在于，包括以下步骤：将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；将原始测试数据输入到多组级联的测试电路中，最后一组测试电路输出最终的测试数据到第一判决电路中进行结果判决；采用不同频率的时钟对多组级联的测试电路进行测试，根据第一判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。2.根据权利要求1所述的一种组合电路延迟测试方法，其特征在于，得到最终的测试数据的步骤如下：将原始测试数据输入第一组测试电路中的待测试电路中，第一组测试电路中的中插单元将第一组测试电路中的待测试电路输出的结果与参考结果比较；当比较结果正确时，第一组测试电路中的中插单元选通当前时钟周期输入的测试数据，并输出到第二组测试电路中的待测试电路中；第二组测试电路至倒数第二组测试电路内的待测试电路均接收上一组测试电路输出的测试数据，第二组测试电路至倒数第二组测试电路内的中插单元均进行本组的待测试电路输出的结果与参考结果比较，并将对应测试数据输出到下一组测试电路中的待测试电路中；最后一组测试电路中的中插单元进行本组的待测试电路输出的结果与参考结果比较后，将最终测试数据输入第一判决电路中进行结果判决。3.根据权利要求2所述的一种组合电路延迟测试方法，其特征在于，每个中插单元包括第一寄存器、第二寄存器、比较单元、选通器；所述的第二寄存器用于接收当前时钟周期的测试数据并保存，并在下一时钟周期将此数据送入第一寄存器；所述的第一寄存器用于接收来自第二寄存器的测试数据，即保存的是上一时钟周期的测试数据；所述的比较单元用于将待测试电路的输出结果与参考结果进行比较；若待测试电路的输出结果正确，则输出控制信号为高电平；否则输出控制信号为低电平；所述的选通器由比较单元的控制信号控制，输入为第一寄存器或第二寄存器中的数据；当控制信号为低电平，选通器选通第一寄存器中上一时钟周期的输入数据；当控制信号为高电平，选通器选通第二寄存器中当前时钟周期的输入数据。4.根据权利要求3所述的一种组合电路延迟测试方法，其特征在于，所述的第一判决电路进行结果判决的方法如下：第一判决电路接收来自最后一组待测试电路输出的测试数据，在下一时钟时刻对最后一组待测试电路输出的测试数据与参考结果进行比较，一致输出为1，不一致输出为0；第一判决电路输出为1，表示多组级联的测试电路延迟小于当前时钟周期；第一判决电路输出为0，表示多组级联的测试电路延迟大于当前时钟周期。
5.一种组合电路延迟测试系统，采用如权利要求1～4所述的一种组合电路延迟测试方法，其特征在于，包括：多组级联的测试电路模块、中插单元路径模块、处理器；所述的多组级联的测试电路模块用于将多个待测试电路级联，在每个级联的待测试电路中插入中插单元，形成多组级联的测试电路；用于采用不同频率的时钟对多组级联的测试电路进行测试，根据第二判决电路中判决的结果是否正确，获得多组级联电路的延迟时间；所述的中插单元路径模块用于将多组级联中的所有中插单元级联成中插单元路径，获取中插单元电路的延迟时间；所述的处理器用于将多组级联电路的延迟时间减去中插单元电路的延迟时间除以多组级联的测试电路的级联个数，获得单个待测试电路延迟时间。6.根据权利要求5所述的一种组合电路延迟测试系统，其特征在于，多组级联的测试电路模块包括多...

【专利技术属性】
技术研发人员：虞志益，于贻鹤，尹宁远，潘万圆，唐成程，
申请(专利权)人：中山大学，
类型：发明
国别省市：