一种焦平面阵列信号读出电路架构制造技术

本发明专利技术涉及一种焦平面阵列信号读出电路架构，属于电路系统的整体架构设计领域。该电路架构包括第一～五像素阵列z轴下方列级电路区域，第一像素阵列y轴上方列级电路区域，第一

【技术实现步骤摘要】
一种焦平面阵列信号读出电路架构


[0001]本专利技术属于电路系统的整体架构设计领域，涉及一种传感器读出电路的整体架构设计，具体涉及一种焦平面阵列信号读出电路架构。

技术介绍

[0002]CCD图像传感器至今仍在卫星遥感、深空探测等高端成像应用中发挥重要作用，以CCD图像传感器为核心的成像系统的小型化、集成化研究则有利于其在例如无人机等小型整机平台上搭载。在传统成像系统中，CCD图像传感器需与独立于片外的读出电路分立元件或集成电路模块配合使用以读取其生成的图像信号，导致成像系统体积大、功耗高，不利于集成至小型整机系统。一种解决办法为使用先进封装技术使CCD图像传感器阵列、CMOS读出电路在晶圆级进行键合，形成3D封装CCD
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CMOS图像传感器；这种传感器将ADC等重要电路由片外转移至片内，故对片外电路的要求大大降低，进而提升成像系统的集成度。
[0003]多谱段CCD图像传感器集成多个分别对不同波长光线敏感的像素阵列，可根据物体在不同波长下的特征图像实现对物体的侦查、探测，应用广泛。制作3D封装的多谱段CCD
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CMOS图像传感器，要求其CMOS读出电路具备同时处理、输出多个像素阵列生成的数据的能力，同时在其整体架构和元器件的物理布置上与像素阵列的方位高度一致。目前业界尚无设计此类读出电路架构的先例。

技术实现思路

[0004]有鉴于此，本专利技术的目的在于提供一种焦平面阵列信号读出电路架构，是基于某五谱段CCD像素阵列、含读出电路的3D封装图像传感器中读出电路的架构设计，在整体布局上满足其与五谱段CCD像素阵列进行晶圆级键合的相关技术要求，且能够同时处理并输出五个CCD像素阵列生成的图像数据。
[0005]为达到上述目的，本专利技术提供如下技术方案：
[0006]一种焦平面阵列信号读出电路架构，该电路架构包括第一、二、三、四、五像素阵列z轴下方列级电路区域(101、102、103、104、105)，第一像素阵列y轴上方列级电路区域106，第一
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第二、第二
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第三、第三
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第四、第四
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第五像素阵列间y轴列级电路区域(107、108、109、110)，第五像素阵列y轴下方列级电路区域111，左侧、右侧外围电路区域(112、113)，第一、二、三、四、五像素阵列y轴上方至读出电路输入端区域(121、123、125、127、129)，第一、二、三、四、五像素阵列y轴下方至读出电路输入端区域(122、124、126、128、130)和读出电路对片外输入输出端区域Ⅰ、Ⅱ、Ⅲ、Ⅳ(141、142、143、144)。
[0007]第三像素阵列z轴下方列级电路区域103位于读出电路居中位置；第二
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第三像素阵列间y轴列级电路区域108位于第三像素阵列z轴下方列级电路区域103的y轴上方且邻近第三像素阵列z轴下方列级电路区域103的上边沿；第三
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第四像素阵列间y轴列级电路区域109位于第三像素阵列z轴下方列级电路区域103的y轴下方且邻近第三像素阵列z轴下方列级电路区域103的下边沿；第二像素阵列z轴下方列级电路区域102位于第二
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第三像素阵列
间y轴列级电路区域108的y轴上方且邻近第二
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第三像素阵列间y轴列级电路区域108的上边沿；第四像素阵列z轴下方列级电路区域104位于第三
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第四像素阵列间y轴列级电路区域109的y轴下方且邻近第三
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第四像素阵列间y轴列级电路区域109的下边沿；第一
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第二像素阵列间y轴列级电路区域107位于第二像素阵列z轴下方列级电路区域102的y轴上方且邻近第二像素阵列z轴下方列级电路区域102的上边沿；第四
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第五像素阵列间y轴列级电路区域110位于第四像素阵列z轴下方列级电路区域104的y轴下方且邻近第四像素阵列z轴下方列级电路区域104的下边沿；第一像素阵列z轴下方列级电路区域101位于第一
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第二像素阵列间y轴列级电路区域107的y轴上方且邻近第一
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第二像素阵列间y轴列级电路区域107的上边沿；第五像素阵列z轴下方列级电路区域105位于第四
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第五像素阵列间y轴列级电路区域110的y轴下方且邻近第四
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第五像素阵列间y轴列级电路区域110的下边沿；第一像素阵列y轴上方列级电路区域106位于第一像素阵列z轴下方列级电路区域101的y轴上方且邻近第一像素阵列z轴下方列级电路区域101的上边沿；第五像素阵列y轴下方列级电路区域111位于第五像素阵列z轴下方列级电路区域105的y轴下方且邻近第五像素阵列z轴下方列级电路区域105的下边沿。
[0008]左侧外围电路区域112位于列级电路区域x轴左侧且邻近列级电路区域；右侧外围电路区域113位于列级电路区域x轴右侧且邻近列级电路区域；第一像素阵列y轴上方、下方至读出电路输入端区域(121、122)位于第一像素阵列z轴下方列级电路区域101内部，且分别邻近其y轴上、下边沿；第二像素阵列y轴上方、下方至读出电路输入端区域(123、124)位于第二像素阵列z轴下方列级电路区域102内部，且分别邻近其y轴上、下边沿；第三像素阵列y轴上方、下方至读出电路输入端区域(125、126)位于第三像素阵列z轴下方列级电路区域103内部，且分别邻近其y轴上、下边沿；第四像素阵列y轴上方、下方至读出电路输入端区域(127、128)位于第四像素阵列z轴下方列级电路区域104内部，且分别邻近其y轴上、下边沿；第五像素阵列y轴上方、下方至读出电路输入端区域(129、130)位于第五像素阵列z轴下方列级电路区域105内部，且分别邻近其y轴上、下边沿。
[0009]读出电路对片外输入输出端区域Ⅰ、Ⅱ、Ⅲ、Ⅳ(141、142、143、144)沿读出电路边缘内侧分布。
[0010]优选的，第三像素阵列输出的数据信号可根据外围电路或片外提供的控制信号，通过以下方法在读出电路内移动并输出至片外：
[0011]可在第三像素阵列y轴上方至读出电路输入端区域125与第三像素阵列y轴下方至读出电路输入端区域126中任选一个作为该数据信号的输入端；
[0012]若读出电路在第三像素阵列y轴下方至读出电路输入端区域126接收该数据信号，则对于第m(m为整数)份信号采样，其首先向上移动至第三像素阵列z轴下方列级电路区域103的居中位置，再移动至读出电路对片外输入输出端区域Ⅰ141处对片外输出，随后的第(m+1)份信号采样首先亦向上移动至第三像素阵列z轴下方列级电路区域103的居中位置，再移动至读出电路对片外输入输出端区域Ⅲ143处对片外输出；第(m+2)份信号采样最终移动至读出电路对片外输入输出端区域Ⅰ141处，第(m+3)份信号采样最终移动至读出电路对片外输入输出端区域Ⅲ143处
……
以此类推。
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【技术保护点】

【技术特征摘要】
1.一种焦平面阵列信号读出电路架构，其特征在于，该电路架构包括第一、二、三、四、五像素阵列z轴下方列级电路区域(101、102、103、104、105)，第一像素阵列y轴上方列级电路区域(106)，第一
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第二、第二
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第三、第三
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第四、第四
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第五像素阵列间y轴列级电路区域(107、108、109、110)，第五像素阵列y轴下方列级电路区域(111)，左侧、右侧外围电路区域(112、113)，第一、二、三、四、五像素阵列y轴上方至读出电路输入端区域(121、123、125、127、129)，第一、二、三、四、五像素阵列y轴下方至读出电路输入端区域(122、124、126、128、130)和读出电路对片外输入输出端区域Ⅰ、Ⅱ、Ⅲ、Ⅳ(141、142、143、144)；第三像素阵列z轴下方列级电路区域(103)位于读出电路居中位置；第二
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第三像素阵列间y轴列级电路区域(108)位于第三像素阵列z轴下方列级电路区域(103)的y轴上方且邻近第三像素阵列z轴下方列级电路区域(103)的上边沿；第三
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第四像素阵列间y轴列级电路区域(109)位于第三像素阵列z轴下方列级电路区域(103)的y轴下方且邻近第三像素阵列z轴下方列级电路区域(103)的下边沿；第二像素阵列z轴下方列级电路区域(102)位于第二
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第三像素阵列间y轴列级电路区域(108)的y轴上方且邻近第二
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第三像素阵列间y轴列级电路区域(108)的上边沿；第四像素阵列z轴下方列级电路区域(104)位于第三
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第四像素阵列间y轴列级电路区域(109)的y轴下方且邻近第三
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第四像素阵列间y轴列级电路区域(109)的下边沿；第一
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第二像素阵列间y轴列级电路区域(107)位于第二像素阵列z轴下方列级电路区域(102)的y轴上方且邻近第二像素阵列z轴下方列级电路区域(102)的上边沿；第四
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第五像素阵列间y轴列级电路区域(110)位于第四像素阵列z轴下方列级电路区域(104)的y轴下方且邻近第四像素阵列z轴下方列级电路区域(104)的下边沿；第一像素阵列z轴下方列级电路区域(101)位于第一
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第二像素阵列间y轴列级电路区域(107)的y轴上方且邻近第一
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第二像素阵列间y轴列级电路区域(107)的上边沿；第五像素阵列z轴下方列级电路区域(105)位于第四
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第五像素阵列间y轴列级电路区域(110)的y轴下方且邻近第四
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第五像素阵列间y轴列级电路区域(110)的下边沿；第一像素阵列y轴上方列级电路区域(106)位于第一像素阵列z轴下方列级电路区域(101)的y轴上方且邻近第一像素阵列z轴下方列级电路区域(101)的上边沿；第五像素阵列y轴下方列级电路区域(111)位于第五像素阵列z轴下方列级电路区域(105)的y轴下方且邻近第五像素阵列z轴下方列级电路区域(105)的下边沿；左侧外围电路区域(112)位于列级电路区域x轴左侧且邻近列级电路区域；右侧外围电路区域(113)位于列级电路区域x轴右侧且邻近列级电路区域；第一像素阵列y轴上方、下方至读出电路输入端区域(121、122)位于第一像素阵列z轴下方列级电路区域(101)内部，且分别邻近其y轴上、下边沿；第二像素阵列y轴上方、下方至读出电路输入端区域(123、124)位于第二像素阵列z轴下方列级电路区域(102)内部，且分别邻近其y轴上、下边沿；第三像素阵列y轴上方、下方至读出电路输入端区域(125、126)位于第三像素阵列z轴下方列级电路区域(103)内部，且分别邻近其y轴上、下边沿；第四像素阵列y轴上方、下方至读出电路输入端区域(127、128)位于第四像素阵列z轴下方列级电路区域(104)内部，且分别邻近其y轴上、下边沿；第五像素阵列y轴上方、下方至读出电路输入端区域(129、130)位于第五像素阵列z轴下方列级电路区域(105)内部，且分别邻近其y轴上、下边沿；读出电路对片外输入输出端区域Ⅰ、Ⅱ、Ⅲ、Ⅳ(141、142、143、144)沿读出电路边缘内侧分布。
2.根据权利要求1所述的焦平面阵列信号读出电路架构，其特征在于，第三像素阵列输出的数据信号根据外围电路或片外提供的控制信号，通过以下方法在读出电路内移动并输出至片外：在第三像素阵列y轴上方至读出电路输入端区域(125)与第三像素阵列y轴下方至读出电路输入端区域(1...

【专利技术属性】
技术研发人员：刘戈扬，李明，王小东，任思伟，吕玉冰，刘昌举，
申请(专利权)人：中国电子科技集团公司第四十四研究所，
类型：发明
国别省市：