一种处理写命令的加速器制造技术

本申请涉及一种处理写命令的加速器，该加速器包括：写通道，写通道包括逻辑电路和多个缓存，逻辑电路从第一写命令中获取第一地址索引和第一L2P表条目；根据第一地址索引以及有效数据位数确定出一个或多个第一存储器地址以及第一L2P表条目的有效数据中第一比特在存储器中的第一位置；无论第一L2P表条目的有效数据写入到存储器的操作是否完成，逻辑电路都从第二写命令中获取第二地址索引和第二L2P表条目，根据第二索引地址以及第二L2P表条目的有效数据的位数确定出一个或多个第二存储地址以及第二L2P表条目的有效数据中第一比特在存储器中的第二位置。存储器中的第二位置。存储器中的第二位置。

【技术实现步骤摘要】
一种处理写命令的加速器


[0001]本申请一般地涉及存储器领域。更具体地，本申请涉及一种处理写命令的加速器。

技术介绍

[0002]图1展示了固态存储设备的框图。固态存储设备102同主机相耦合，用于为主机提供存储能力。主机同 固态存储设备102之间可通过多种方式相耦合，耦合方式包括但不限于通过例如SATA(Serial AdvancedTechnology Attachment，串行高级技术附件)、SCSI(Small Computer System Interface，小型计算机系统接口)、 SAS(Serial Attached SCSI，串行连接SCSI)、IDE(Integrated Drive Electronics，集成驱动器电子)、USB(UniversalSerial Bus，通用串行总线)、PCIE(Peripheral Component Interconnect Express,PCIe，高速外围组件互联)、 NVMe(NVM Express，高速非易失存储)、以太网、光纤通道、无线通信网络等连接主机与固态存储设备102。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理写命令的加速器，用于耦合主设备与存储器，并加速将所述主设备所发送的写命令指示的L2P表条目的有效数据存储到所述存储器的L2P表中，其特征在于，包括：写通道，其中，所述写通道包括逻辑电路和多个缓存；所述逻辑电路响应于收到主设备所发送的第一写命令，从第一写命令中获取第一地址索引和第一L2P表条目，将所述第一地址索引以及所述第一L2P表条目的数据存储到缓存中；根据所述第一地址索引以及所述第一L2P表条目的有效数据位数确定出一个或多个第一存储器地址以及第一L2P表条目的有效数据中第一比特在存储器中的第一位置，并将所述第一写命令的标识信息与第一存储器地址和第一位置之间的映射关系存储到缓存中；将第一L2P表条目的有效数据存储到缓存中；所述逻辑电路响应于接收到第二写命令，无论所述第一L2P表条目的有效数据写入到存储器的操作是否完成，都从所述第二写命令中获取第二地址索引和第二L2P表条目，根据所述第二索引地址以及所述第二L2P表条目的有效数据的位数确定出一个或多个第二存储地址以及第二L2P表条目的有效数据中第一比特在存储器中的第二位置；并将所述第二写命令的标识信息与第二存储器地址和第二位置之间的映射关系存储到缓存中；将第二L2P表条目的有效数据存储到缓存中；从缓存中将所述第一L2P表条目的有效数据和/或所述第二L2P表条目的有效数据写入到存储器中，其中所述第一L2P表条目的有效数据在所述存储器中的地址对应所述第一存储器地址以及所述第一位置，所述第二L2P表条目的有效数据在所述存储器中的地址对应所述第二存储器地址以及所述第二位置。2.根据权利要求1所述的加速器，其特征在于，还包括：读通道；其中，所述读通道响应于所述第一L2P表条目的有效数据字节非字节对齐，或者字节对齐但所述第一位置不位于存储器中其对应的存储单元的起始位置，则根据所述第一存储器地址生成一个或多个第一读命令，将第一写命令的标识信息与其对应的一个或多个第一读命令的标识信息之间的第一映射关系存储在缓存中，并将所述一个或多个第一读命令发送给所述存储器；和/或响应于所述第二L2P表条目的有效数据字节非字节对齐，或者字节对齐但所述第二位置不位于存储器中其对应的存储单元的起始位置，则根据所述第二存储器地址生成一个或多个第二读命令，将第二写命令的标识信息与其对应的一个或多个第二读命令的标识信息之间的第二映射关系存储在缓存中，并将所述一个或多个第二读命令发送给所述存储器；所述逻辑电路响应于接收到来自所述存储器所反馈的所有第一读命令的第一响应数据，根据所述第一位置将第一L2P表条目的有效数据与所述第一响应数据中的部分数据组合得到第一数据；或者接收自所述存储器所反馈的所有第二读命令的第二响应数据，根据所述第二位置将第二L2P表条目的有效数据与所述第二响应数据中的部分数据组合得到第二数据；根据缓存中所存储的协议信息以及所述第一数据或所述第二数据生成第三数据，将所述第三数据发送给所述存储器；其中，所述存储器包括多个对齐的存储单元，每个存储单元用于存储L2P表的多个条目的有效数据；所述L2P表的多个条目的有效数据在所述存储器中无需按字节边界对齐方式存储。3.根据权利要求2所述的加速器，其特征在于，在发出所述一个或多个第一读命令之前，所述逻辑电路响应于所述第一L2P表条目和第二L2P表条目在存储器的L2P表中相邻，将
所述第一L2P表条目的有效数据与所述第二L2P表条目的有效数据进行拼接得到一份或多份拼接后的数据，并更新所述第一映射关系和所述第二映射关系，其中，响应于得到一份或多份拼接后的数据，根据拼接后的数据的存储器地址使所述读通道生成一个或多个第三读命令以替代所述一个或多个第一读命令；更新后的第一映射关系与第二映射关系的组合中包括所有第三读命令的标识，以及第一映射关系与第二映射关系给包括第三读命令的标识可以相同或不同。4.根据权利要求2或3所述的加速器，其特征在于，所述逻辑电路响应于在发出了所述一个或多个第一读命令后在根据所述第二存储器地址生成一个或多个第二读命令之前，识别出所述一个或多个第二读命令与一个或多个第一读命令所指示的存储器地址存在冲突，暂停对第二写命令的处理。5.根据权利要求1
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4任一项所述的加速器，其特征在于，所述逻辑电路，包括：解析模块、计算模块以及打包模块；其中，所述解析模块，响应于接收到所述第一写命令，解析所述第一写命令得到第一地址索引和第一L2P表条目，并将所述第一地址索引缓存到所述...

【专利技术属性】
技术研发人员：王玉巧，王祎磊，谷兴杰，
申请(专利权)人：成都忆芯科技有限公司，
类型：发明
国别省市：