电容串结构、存储器装置及电子装置制造方法及图纸

本发明专利技术提供一种电容串结构、存储器装置及电子装置。电容串结构包括多个导电板。导电板设置在存储器装置中。导电板相互堆叠，分别形成存储器装置中的多条字线，其中导电板中相邻的二者间形成电容。的二者间形成电容。的二者间形成电容。

【技术实现步骤摘要】
电容串结构、存储器装置及电子装置


[0001]本专利技术是有关于一种电容串结构、存储器装置及电子装置，且特别是有关于一种在存储器装置的字线形成的电容串结构，以及基于电容结构所建构的电子装置。

技术介绍

[0002]在存储器
中，在存储器装置中设置电荷泵电路是一个必要的选择。电荷泵电路可以用来提升字线上字线电压，以启动存储单元的编程动作。
[0003]基于电荷泵电路需要设置相应的多个电容。而电容在集成电路的布局中，又需耗费大量的布局面积。因此，要如何节省集成电路内的电容的布局面积，为本领域技术人员的重要课题。

技术实现思路

[0004]本专利技术提供一种电容串结构，利用存储器装置中多条字线来形成，可减小电路布局所需的面积。
[0005]本专利技术提供一种存储器装置及电子装置，配合上述的电容串结构，可减小电路布局所需的面积。
[0006]本专利技术的电容串结构包括多个导电板。导电板设置在存储器装置中。导电板相互堆叠，分别形成存储器装置中的多条字线，其中导电板中相邻的二者间形成电容。
[0007]本专利技术的电子装置包括核心电路以及多个第一电容。核心电路耦接至第一电容。第一电容形成一电容串结构。电容串结构由多个导电板形成。导电板设置在存储器装置中。导电板相互堆叠，分别形成存储器装置中的多条字线，其中导电板中相邻的二者间形成各第一电容。
[0008]本专利技术的存储器装置包括多条字线以及电荷泵电路。各字线耦接至多个存储单元。字线分别由多个导电板所形成，导电板形成电容串结构。电荷泵电路耦接至电容串结构，根据多个时钟脉冲信号以针对该电容结构中的多个第一电容进行电荷泵操作以产生输出电压。
[0009]基于上述，本专利技术的电容串结构通过存储器装置中的相互堆叠的多条字线来形成。本专利技术的电容串结构可提供存储器装置以及电子装置来进行电荷存储以及转移的媒介。基于电容串结构是通过存储器装置中的相互堆叠的多条字线来形成，电容串结构不需占去额外的电路布局面积，有效降低电路成本。
附图说明
[0010]图1绘示本专利技术一实施例的电容串结构的示意图。
[0011]图2绘示本专利技术一实施例的电容串结构的示意图。
[0012]图3A至图3C分别绘示本专利技术实施例的电容串结构的不同实施方式的示意图。
[0013]图4绘示本专利技术一实施例的电子装置的示意图。
[0014]图5A至5E绘示本专利技术实施例的多个电子装置的示意图。
[0015]图6绘示本专利技术一实施例的存储器装置的示意图。
[0016]附图标记说明
[0017]100、600：存储器装置
[0018]200、310、320、420、520：电容串结构
[0019]331：等效电路
[0020]400：电荷泵电路
[0021]411～415、511～515：单元电路
[0022]500、501、502、503、504：电子装置
[0023]5011、5021、5031、5041：核心电路
[0024]52111：参考电压产生器
[0025]610：存储单元阵列
[0026]621～622：X驱动器
[0027]631～632：电荷泵电路
[0028]640：电容串结构
[0029]650：页缓冲器
[0030]660：周边电路
[0031]BUF1、BUF2：缓冲器
[0032]C1～C19、CG1～CG5、COUT、CD、C51～C54：电容
[0033]C31～C34：等效电容
[0034]CLK：时钟脉冲信号
[0035]GSL：共同源极线
[0036]ISP1～ISP4：介电层
[0037]IV1～IV4：反向器
[0038]N1～N5、M1～M5：端点
[0039]NP1～NP5：裸露部
[0040]P1～P4：时钟脉冲信号
[0041]PP1～PP10：突出部
[0042]R51、R52、R53：电阻
[0043]SSL：存储串选择线
[0044]T1～T10、TI1～TI8、M51～M55、MP1、MB1～MB5：晶体管
[0045]VCC、VB：基准电压
[0046]VOUT：输出电压
[0047]VSS：参考接地端
[0048]WL、WL1～WLN、WL(n)～WL(n+7)：字线
[0049]WL1～WL8：字线
[0050]WLP1～WLP5：导电板
[0051]WR1～WR8：传输导线
具体实施方式
[0052]请参照图1，图1绘示本专利技术一实施例的电容串结构的示意图。电容串结构中包括串联耦接的电容C1～C8。电容C1～C8由多个形成存储器装置100的字线WL1～WL8的导电板所形成。其中，在本实施例中，形成字线WL1～WL8的导电板依序堆叠。相邻的字线WL1以及WL2的二导电板形成电容C1；相邻的字线WL2以及WL3的二导电板形成电容C2；
…
；相邻的字线WL7以及WL8的二导电板形成电容C8。
[0053]本实施例中，存储器装置100可以为非易失式存储器(例如快闪存储器)或易失式存储器，没有一定的限制。
[0054]在本实施例中，存储器装置100为三维架构的存储器装置。存储器装置100中具有形成存储串选择线SSL以及共同源极线GSL的导电板。形成字线WL1～WL8的导电板依序设置在存储串选择线SSL以及共同源极线GSL的二导电板间。值得一提的，本专利技术实施例通过利用存储器装置100中形成字线WL1～WL8的导电板来形成包括电容C1～C8的电容串结构，可在不需要额外的布局面积下，产生电路中所需要的电容。
[0055]值得一提的，在存储器装置100中，形成字线WL1～WL8的导电板可以为具有孔串(string holes)的导电板或不具有孔串的导电板。本专利技术实施例中，用以形成字线WL1～WL8的导电板可以为不具有孔串的导电板，或也可以为具有孔串的导电板，没有固定的限制。
[0056]以下请参照图2，图2绘示本专利技术一实施例的电容串结构的示意图。电容串结构200由多个形成字线WL1～WL20的导电板所形成。其中字线WL1～WL20中，相邻的二的导电板分别形成电容C1～C19。在本实施例中，形成字线WL1、WL3以及WL5的第一导电板可通过传输导线WR1相互耦接至端点N1，形成字线WL2以及WL4的第二导电板则可通过传输导线WR2相互耦接至端点M1。如此一来，电容C1～C4可并联耦接在端点N1以及M1间。
[0057]另外，形成字线WL6、WL8以及WL10的第一导电板可通过传输导线WR3相互耦接至端点N3；形成字线WL7以及WL9的第二导电板则可通过传输导线WR4相互耦接至端点M3；形成字线WL11、WL13以及WL15的第一导电板可通过传输导线WR5相互耦接至端点N2；形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电容串结构，其特征在于，包括：多个导电板，设置在一存储器装置中，这些导电板相互堆叠，分别形成该存储器装置中的多条字线，其中这些导电板中相邻的二者间形成一电容。2.根据权利要求1所述的电容串结构，其特征在于，还包括：多个介电层，分别与这些导电板交错设置。3.根据权利要求1所述的电容串结构，其特征在于，这些导电板相互堆叠成一阶梯状，这些导电板分别具有多个裸露部，该电容串结构还包括：一第一传输导线，电性连接至多个第一导电板的这些裸露部；以及一第二传输导线，电性连接至多个第二导电板的这些裸露部。4.根据权利要求1所述的电容串结构，其特征在于，这些导电板中，多个第一导电板具有相互重叠的多个第一突出部，多个第二导电板具有相互重叠的多个第二突出部，这些第一突出部与这些第二突出部不相重叠。5.根据权利要求4所述的电容串结构，其特征在于，还包括：一第一传输导线，电性连接至这些第一导电板的这些第一突出部；以及一第二传输导线，电性连接至这些第二导电板的这些第二突出部。6.根据权利要求4所述的电容串结构，其特征在于，这些第一导电板彼此不直接相邻，这些第二导电板彼此不直接相邻。7.根据权利要求6所述的电容串结构，其特征在于，各该第一导电板与各该第二导电板间还包括至少一第三导电板。8.一种电子装置，其特征在于，包括：一核心电路；以及多个第一电容，形成一电容串结构以耦接至该核心电路，该电容串结构由多个导电板形成，这些导电板设置在一存储器装置中，这些导电板相互堆叠，分别形成该存储器装置中的多条字线，其中这些导电板中相邻的二者间形成各该第一电容。9.根据权利要求8所述的电子装置，其特征在于，这些导电板相互堆叠成一阶梯状，这些导电板分别具有多个裸露部，该电容串结构还包括：一第一传输导线，电性连接至多个第一导电板的这些裸露部；以及一第二传输导线，电性连接至多个第二导电板的这些裸露部。10.根据权利要求8所述的电子装置，其特征在于，这些导电板中，多个第一导电板具有相互重叠的多个第一突出部，多个第二导电板具有相互重叠的多个第二突出部，这些第一突出部与这些第二突出部不相重叠。11.根据权利要求10所述的电子装置，其特征在于，该电容串结构还包括：一第一传输导线，电性连接至这些第一导电板的这些第一突出部；以及一第二传输导线，电性连接至这些第二导电板的这些第二突出部。12.根据权利要求10所述的电子装置，其特征在于，这些第一导电板不直接相邻，这些第二导电板不直接相邻。13.根据权利要求8...

【专利技术属性】
技术研发人员：陈重光，萧增辉，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：