半导体测试器件制造技术

本实用新型专利技术实施例提供一种半导体测试器件，其包括用于测试的多个器件使用一个或多个重分布层串联，并用于对多个管芯进行半导体器件测试。如此，半导体器件测试可以支持数以千计或更多的每晶片总管芯数(例如，10,000个管芯或更多大)。此外，重分布层可以在使用后移除。在一些实施方式中，与管芯对应的用于测试的器件可以依序执行半导体器件测试。因此，可以生成测试数据并且可以包括比特序列，其中比特序列中的第一比特表示测试的总体结果，并且比特序列中的一个或多个后续比特表示每个半导体管芯或半导体器件测试的每条线的相应结果。果。果。

【技术实现步骤摘要】
半导体测试器件


[0001]本技术实施例是有关于一种半导体测试器件。

技术介绍

[0002]三维集成电路(3DIC)是半导体封装的最新发展，其中多个半导体管芯彼此堆叠(例如，使用封装上封装(PoP)及系统级封装(SiP)封装技术)。由于堆叠的管芯之间的互连长度减少，3DIC提供了更高的集成密度及其他优势，例如更快的速度及更高的带宽。在将多个管芯(例如，集成电路系统(SoIC)管芯或其他类型的管芯)堆叠在一起以形成堆叠的半导体器件之后，在上执行电路探头(电路探头)或其他类型的晶片验收测试(WAT)整个堆叠的半导体器件。

技术实现思路

[0003]在本技术的一实施例中，一种半导体测试器件，包括：多个用于测试的器件形成在多个管芯的衬底上，其中所述多个管芯中的每个管芯与用于测试的所述多个器件中的对应一个相关联；以及多个焊盘，其中所述多个管芯中的每个管芯与所述多个焊盘中的对应一个相关联。
[0004]为让本技术实施例的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0005]当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意地增大或减小各种特征的尺寸。
[0006]图1A及1B是本文描述的示例半导体结构的图。
[0007]图2是本文描述的示例半导体结构的示意图。
[0008]图3A
‑
3H是这里描述的示例实施方案的图。r/>[0009]图4是这里描述的示例串联连接的图。
[0010]图5是本文描述的示例比特序列的图。
[0011]图6是本文描述的图1A至图5的一个或多个器件的示例元件的图。
[0012]图7是与形成本文所述的半导体结构相关联的示例过程的流程图。
[0013]图8是与执行电路探头测试相关联的示例过程的流程图。
[0014]附图标记说明：
[0015]100、150、200、300：实施方案
[0016]102：衬底
[0017]104、104a、104b、104c、104
‑
1、104
‑
1a、104
‑
1b、104
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2、104
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2a、104
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2b、104
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3、104
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3a、104
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3b、104
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4、104
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4a、104
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4b：焊盘
[0018]106：电路探头测试设备
[0019]152a、152b、152c、152d：器件
[0020]202：衬底
[0021]202a：第一部分、部分
[0022]202b：第二部分、部分
[0023]204：部分
[0024]206、206a、206b：器件
[0025]208：重分布层
[0026]210：隔离结构
[0027]212：互连器
[0028]214：初始测试模块
[0029]301、302、303：介电层
[0030]305a、305b、305c、305d：凹部
[0031]504、506、508、510：信号
[0032]600：器件
[0033]610：总线
[0034]620：处理器
[0035]630：存储器
[0036]640：输入元件
[0037]650：输出元件
[0038]660：通信元件
[0039]700、800：工艺
[0040]710、720、730、810、820：方块
具体实施方式
[0041]以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述元件及布置的特定实例来简化本公开。当然，这些元件及布置仅为实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标记及/或字母。这种重复是出于简化及清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。
[0042]此外，为了易于描述，可在本文中使用例如“在
……
下”、“下方”、“下部”、“上方”、“上部”等的空间相关术语，以描述如图中所示出的一个元件或特征与另一元件或特征的关系。除图式中所描绘的定向以外，空间相关术语意图涵盖器件在使用或操作中的不同定向。器件可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
[0043]可以执行一种或多种类型的测试来测试半导体器件的一个或多个半导体管芯。可以执行测试以确定半导体管芯的良率，识别失效(failure)的半导体管芯，测试及/或验证
一个或多个性能参数及/或验证半导体管芯操作等等。半导体器件测试的示例包括电路探头(circuitprobe)测试及/或其他类型的晶片验收测试(wafer acceptance test,WAT)或半导体器件测试。
[0044]在一些情况下，在半导体器件的制造过程的最后步骤或最后阶段形成半导体器件的半导体测试结构。如此，半导体结构可能无法为半导体器件提供性能及/或产量的稳健检查，并且可能无法为半导体器件提供足够早的器件失效检测。此外，在半导体器件中结合半导体测试结构会因为制造时间及成本等约束而受到限制。这些问题随着单个半导体晶片上形成的管芯数量的增加(例如每晶片的总管芯(gross dies per wafer,GDPW)接近10,000个管芯或更多)而变得更糟。此外，半导体晶片上的半导体测试结构的可用面积随着GDPW的增加而减少，这限制了形成在半导体晶片上的半导体测试结构的测试焊盘配置选择。
[0045]本文描述的一些实施方式提供了用于使用多个器件进行测试的技术及设备，使用重分布结构(例如，由一个或多个重分布层(redistribution layers)所形成)进行串联以对多个管芯执行半导体器件测试。因此，半导体器件测试可支持数以千计或更多的GDPW(例如，10,000个管芯或更多)。此外，可以移除重分布层，使得包括多个管芯的半导体器件的制造流程可以继续。
[0046]在一些实施方式中，与管芯对应的用于测试的器件可以依序执行半导体器件测试。因此，可以生成测试数据并且可以包括比特序列，其中比特序列中的第一比特表示测试的总体结果，并且比特序列中的一个或多个后续比特(subsequentbits)表示每个半导体管芯或半导体器件测试的每条线的相应结果。
[0047]图1A是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体测试器件，其特征在于，包括：多个用于测试的器件形成在多个管芯的衬底上，其中所述多个管芯中的每个管芯与用于测试的所述多个器件中的对应一个相关联；以及多个焊盘，其中所述多个管芯中的每个管芯与所述多个焊盘中的对应一个相关联。2.根据权利要求1的所述器件，其特征在于，更包括：多个隔离结构位于所述多个管芯之间。3.根据权利要求1的所述器件，其特征在于，更包括：一个或多个互连位于所述多个管芯中的两个或更多个之间。4.根据权利要求1的所述器件，其特征在于，更包括：在所述衬底上的第二组管芯，其中所述多个管芯包括第一组管芯。5.根据权利要求4的所述器件，其特征在于，更包括：形成在所述衬底上的用于测试的第二组器件，其中用于测试所述多个器件包括用...

【专利技术属性】
技术研发人员：郑光茗，高荣辉，黄健峻，杨富雄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：