一种基于FPGA的新型全速率多相滤波结构制造技术

本发明专利技术提供了一种基于FPGA的新型全速率多相滤波结构，涉及数字信号处理技术领域。本发明专利技术包括：输入悬臂，用于将输入的数据通过延时，形成分配网络，实现滤波器的数据滑动输入；多相滤波，其是把FIR滤波器分割成若干较小的单元，然后组合这些单元的结果，用于对输入的数据进行滤波处理，从而降低数据率；输出缓存，用于将滤波后的数据以寄存器的方式进行缓存；其中，对于满足线性相位的FIR滤波器，其系数可以根据奇偶对称的特性化简为原来的1/2个，对多通道的数据可采用滑动多相滤波的方式进行滤波处理；本发明专利技术可以用于高速系统和多通道数据处理系统中的信号滤波，能解决高速信号处理中数据低吞吐率的问题。中数据低吞吐率的问题。中数据低吞吐率的问题。

【技术实现步骤摘要】
一种基于FPGA的新型全速率多相滤波结构


[0001]本专利技术涉及数字信号处理
，尤其涉及一种基于FPGA的新型全速率多相滤波结构。

技术介绍

[0002]随着制作工艺水平的提高，人们对高速高带宽的信号的追求，使得在高速系统中对FIR滤波器的运算速度要求随之升高，因此，高速全速的滤波器结构应用前景十分的广泛。FPGA作为PAL、GAL等可编程器件的基础上进一步发展的产物，拥有着可编程、集成度高、模块化设计、升级空间大、可重构行强、处理速度快等特点，为很多集成电路设计者们所钟爱，使用FPGA技术实现FIR滤波器的研究成为了滤波器实现方法的主流。
[0003]在最传统的FIR滤波器实现结构中，最简单的就是实现直接形式FIR滤波器，其实现方式采用简单的乘加结构，先运用乘法将原始测试数据与FIR滤波器系数相乘，然后将所得结果相加求和的方式的实现滤波；
[0004]在这种结构中，对于N阶的FIR滤波器，其就有N+1个固定的系数，因此需要N+1个乘法器和N个累加器组成。在采样率为12.8GSPS的高速信号系统中，一个30阶滤波器，对本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的新型全速率多相滤波结构，其特征在于，包括：输入悬臂，用于将输入数据通过延时，形成分配网络，实现数据滑动输入；多相滤波，用于对输入数据进行滤波处理；通过降采样与插值来改变信号的输出速率，实现降低数据率；并在满足采样定理的前提下，通过内插/抽取并配合滤波器使用，实现数据的速率改变；其中，多相滤波：由FIR滤波器分割形成若干多相滤波器单元，并组合各相单元输出结果；输出缓存，用于将滤波后的数据以寄存器的方式进行缓存；其中，对于满足线性相位的FIR滤波器，其系数根据奇偶对称的特性化简为原来的1/2，并通过滑动多相滤波对多通道数据进行滤波处理。2.根据权利要求1所述的一种基于FPGA的新型全速率多相滤波结构，其特征在于：多相滤波的输出信号y(n)为：其中，x(n)表示输入数据，h(n)表示滤波器的冲激响应，N表示滤波器阶数；将冲激响应h(n)的抽头分成Q组，则有：其中，x(Qn)为输入数据相位偏移为0的抽取结果；依次类推，x(Qn+q)则为Q抽取后的第q相，q∈[0，Q
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1]；输出信号y(n)的Q抽取第0相，结果表示为：依次类推，Q抽取的第q相的多相滤波结果如下所示：3.根据权利要求1所述的一种基于FPGA的新型全速率多相滤波结构，其特征在于：自适应线性滤波器的FPGA通过FIR滤波器实现，且FIR滤波器的各抽头系数由LMS算法进行实时调整，最终使FIR滤波器的输出信号收敛到所需的信号上。4.根据权利要求1所述的一种基于FPGA的新型全速率多相滤波结构，其特征在于：当面
对采样率为aGSPS的系统时，乘法器工作在400MHz，则多相滤波器的相数M为a除以400，输入悬臂长度为2M
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1。...

【专利技术属性】
技术研发人员：吕有胜，印茂伟，杨超，周帅，芮志聪，黎泽林，平珂，
申请(专利权)人：西南科技大学，
类型：发明
国别省市：