低功率单发提升电路制造技术

本发明专利技术公开了一种电压提升电路，其包括：至少一个电容，其具有连接到该电压提升电路的一个输出的第一终端；可控开关，其在该电容的第二终端和电压源之间连接，该第二终端不同于该第一终端；以及电压电平探测器，其探测该电压提升电路的该输出电压电平，并将控制信号提供给该可控开关，其中当该输出电压超过预定电平时，该可控开关关断，且当该输出电压低于该预定电平时，该可控开关导通。

【技术实现步骤摘要】

本专利技术通常涉及集成电路(IC)设计，且更具体地，涉及一种电压提升电路设计。
技术介绍
随着IC的几何形状不断缩小，电源电压电平也必须降低，以便与小几何 形状的器件一同工作。例如，具有0.25jum的特征尺寸的较老的技术使用3.3V 的电源电压，但是诸如那些具有65nm的特征尺寸的较新的技术，则仅使用 l.OV的电源电压。这种类型的低电源电压造成设计的复杂性，因为某些电路 可能仍需要高的电压供给。例如，在快闪存储器的读操作中，1.8V需要施加 到字线，而主电源电压是1.0V。在这种情况下，典型地使用单发(one-shot) 提升(boost)电路从1.0V的电源电压产生1.8V的电压。当电源电压具有一 个宽范围时的其他应用中，例如从1.2V到1.8V,用常规的单发提升电路不容 易获得一个固定的1.8V。图1A阐述了一种常规电压提升电路100，其包括驱动器102、电容106 和电压箝位电路112。电容106是预充电的。在节点"输入，，处的输入电压在时 间tl斜线上升到电源电压VDD。因为穿过电容106的电压不能被立即改变， 所以在输出节点处的电压将上升到一个等于VDD与穿过电容106的电压之和 的电压。在输出节点处的电压电平由电压箝位电路112控制，该电压箝位电路 112由一些串联的正向偏置的二极管构成。正向偏置的二极管提供一个跨越其 两端的压降。该压降由二极管的P-N结决定，因此，其是非常可预知的且接 近恒定。图1B示出了在电压提升电路100的节点Nl和输出处的瞬态电压特性。 节点N1的电压，即V—Nl，在时间tl驱动到VDD。输出节点的电压，即V—OUT, 在V—OUT的上升边缘处具有不希望的尖峰122。因此，常规电压提升电路100具有较长的建立时间。由于常规的电压提升电路IOO基本上通过使用正向偏置 的二极管来箝位电压以回避电流，所以其功耗高。此外，箝位电压电平由P-N 结决定并可能易受注入变化的影响。
技术实现思路
因此，本专利技术的目的是提供一种能够克服常规电压提升电路的上述缺点的 电压提升电路。本专利技术公开了一种电压提升电路，其包括至少一个电容，其具有连接到 电压提升电路的一个输出的第一终端；在电容的第二终端和电压源之间连接的 可控开关，第二终端不同于第一终端；电压电平探测器，探测电压提升电路的 输出电压电平，并将控制信号提供给可控开关，其中当输出电压超过预定电平 时，可控开关关断，且当输出电压低于预定电平时，可控开关导通。在本专利技术的一个实施例中，上述可控开关由PMOS晶体管构成，该PMOS 晶体管具有连接到控制信号的栅极。在本专利技术的另一实施例中，电压电平探测 器包括电压比较器，其用于将输出电压与参考电压比较，并由此产生控制信号。本专利技术的构造和操作方法，以及连同其他目的和其优点，将从结合附图而 阅读特定实施例的下述描述时得到最好的理解。附图说明随附的并构成本说明书的一部分的图示包括描绘本专利技术的某些方面。本发 明更清楚的构思以及部件的更清楚的构思，和本专利技术提供的系统的操作，将通 过参考阐述于附图中的事例性且因此是非限制性的实施例而变得更加明显，其 中相同的附图标记(如果它们出现在一个以上的附图中)表示相同的元件。通 过参考这些附图的一个或多个，并结合这里提出的描迷，可以更好的理解本发 明。图1A和1B分别阐述了常规电压提升电路及其输出电压特性。 图2A和2B分别阐述了根据本专利技术的一个实施例的电压提升电路及其输 出电压特性。图3是阐述应用于图2A的电压提升电路中的电压电平探测器的实施例的示意图。 具体实施例方式本专利技术公开了一种电压提升电路，它使用开关晶体管来控制输出电压，从 而使得输出电压可被精确地控制，而不出现尖峰问题，且具有比常规电压提升 电路短的建立时间和低的功耗。这些都可以通过参考附图和下述说明而被更好 的理解。图2A和2B分别阐述了根据本专利技术的一个实施例的电压提升电路200及 其输出电压特性。鉴于图1A而参考图2A,电压提升电路200是对常规电压 提升电路100的一个改进。驱动器102、电容106仍然用于电压提升电路200 中。另夕卜，用PMOS晶体管来实现开关214,用NMOS晶体管来实现开关216， 且依然使用电压电平探测器212。 PMOS晶体管开关214在驱动器102的一个 输出和节点Nl之间串联连接。电压电平探测器212在输出节点处探测输出电 压(V—OUT),且在节点SWP处产生控制信号，节点SWP连接到PMOS晶 体管开关214的栅极。当V_OUT超过预定电平时，在节点SWP处的控制信 号将摆向逻辑HIGH (高)并关断PMOS晶体管开关214,之后，仅通过存储 于电容106中的电荷来驱动输出节点。另一方面，当V—OUT低于预定电平时， 在节点SWP处的控制信号将保持在逻辑LOW (低)并导通PMOS晶体管开 关214，来允许输入节点处的输入电压通过电容106来驱动V—OUT。 NMOS 晶体管开关216的源极和漏极连接在节点Nl和接地VSS之间。NMOS晶体 管开关216的栅极通过信号INL来控制。NMOS晶体管开关216为电容106 提供可控的放电路径。控制信号INL和输入信号是同步的，以初始化并重置 节点N1处的电压。参考图2B,当输入节点处的输入电压在时间tl从0V摆动到VDD时， V—Nl的上升是略微緩和的，这是由于PMOS晶体管开关214的电阻的缘故。 因为PMOS晶体管开关214在V_OUT达到预定电平时能被立即关断，所以 V—OUT的上升222是没有任何尖峰的。因为没有尖峰，所以电压提升电路200 具有较短的建立时间。因为V_OUT通过PMOS晶体管214的ON/OFF (导通 /关断)开关而被箝位，而不用建立在常规电压提升电路100中的电流回避机制，所以电压提升电路200在高压产生期间具有较低的功耗。图3是阐述应用于图2A的电压提升电路200中的电压电平探测器212的 实施例的示意图。电压电平探测器212包括分压器306，其将节点OUTN处的 V_OUT的一部分提供给电压比较器302的一个输入。为电压比较器302的另 一个输入提供一个参考电压VREF。电压比较器302的输出连接到节点SWP, 节点SWP连接到图2A的PMOS晶体管开关214的相M及。当节点OUTN处的 电压高于VREF时，节点SWP处的电压处在用于关断PMOS晶体管开关214 的逻辑HIGH。当节点OUTN处的电压低于VREF时，节点SWP处的电压处 在用于导通PMOS晶体管开关214的逻辑LOW。再次参考图3，作为分压器306的一个例子，其可以包括一行串联且正向 偏置的二极管313。因为此二极管行不为输出节点提供电流回避路径，所以二 极晶体管的尺寸可以制作得非常小，且因此泄漏电流非常小。节点OUTN连 接到二极管313的行中的一个互连节点，因此输出节点和VSS之间的电压的 一部分出现在节点OUTN处。如果二极管313的总数是3个，且节点OUTN 连接到远离VSS的第一和第二二极管313之间的互连，则V—OUTN等于 V—OUT除以三，其也是VREF的目标值。因为V—OUTN的所有值都是节点 OUTN与输出之间的二极管313的数目和节点OUTN与VSS之间的二极管313 的数目的比率本文档来自技高网...

【技术保护点】
一种电压提升电路，包括：　至少一个电容，其具有连接到该电压提升电路的一个输出的第一终端；　可控开关，其在该电容的第二终端和电压源之间连接，该第二终端不同于该第一终端；以及　电压电平探测器，其探测该电压提升电路的该输出电压电 平，并将控制信号提供给该可控开关，　其中当该输出电压超过预定电平时，该可控开关关断，且当该输出电压低于该预定电平时，该可控开关导通。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李谷桓，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]