本公开提供了一种存储器元件，包括：介电基底、中层结构、多个通道柱、多个电荷储存结构、多个分隔结构以及辅助结构。所述介电基底包括阵列区与在所述阵列区旁的空旷区。所述中层结构在所述阵列区与所述空旷区中。所述多个通道柱穿过在所述阵列区中的所述中层结构。所述多个电荷储存结构位于所述中层结构与所述多个通道柱之间。所述多个分隔结构设置在所述多个通道柱之间，穿过在所述阵列区中的所述中层结构，并将所述中层结构分割成多个区块。所述辅助结构设置在所述空旷区中。所述辅助结构包括至少一虚设分隔结构，所述虚设分隔结构和所述多个分隔结构的延伸方向不同。所述多个分隔结构的延伸方向不同。所述多个分隔结构的延伸方向不同。
【技术实现步骤摘要】
存储器元件及其制造方法
[0001]本公开实施例是有关于一种半导体元件及其制造方法，且特别是有关于一种存储器元件及其制造方法。
技术介绍
[0002]非易失性存储器元件(如，快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器元件。
[0003]目前业界较常使用的快闪存储器阵列包括或非门(NOR)快闪存储器与与非门(NAND)快闪存储器。由于NAND快闪存储器的结构是使各存储单元串接在一起，其集成度与面积利用率较NOR快闪存储器佳，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维NAND快闪存储器。然而，仍存在许多与三维NAND快闪存储器相关的挑战。
技术实现思路
[0004]本公开提供一种存储器元件，可以减少因为应力不平均所造成的不对称晶圆翘曲，能避免后续工艺的机台运作异常。
[0005]本公开实施例提出一种存储器元件，包括一种存储器元件，包括介电基底、中层结构、多个通道柱、多个电荷储存结构、多个分隔结构以及辅助结构。所述介电基底包括阵列区与在所述阵列区旁的空旷区。所述中层结构在所述阵列区与所述空旷区中。所述多个通道柱穿过在所述阵列区中的所述中层结构。所述电荷储存结构位于所述中层结构与所述多个通道柱之间。所述多个分隔结构设置在所述多个通道柱之间，穿过在所述阵列区中的所述中层结构，并将所述中层结构分割成多个区块。所述辅助结构设置在所述空旷区中。所述辅助结构包括至少一虚设分隔结构，所述虚设分隔结构和所述多个分隔结构的延伸方向不同。
[0006]基于上述，本公开实施例通过辅助结构的设置可以减少因为应力不平均所造成的不对称晶圆翘曲。进一步地，可降低后续工艺机台在运作中的异常。
附图说明
[0007]图1A至1J是依照本公开一实施例所示的一种三维存储器芯片的俯视图。
[0008]图2是图1B的局部区域的放大俯视图。
[0009]图3A至图3L是依照本公开各种实施例所示的一种三维存储器元件的制造流程的剖面示意图。
[0010]图4A至图7B是依照本公开各种实施例所示的多种三维存储器元件的空旷区的局部俯视图与剖面图。图4B是图4A的切线I
‑
I
’
的剖面图。图5B是图5A的切线II
‑
II
’
的剖面图。图6B是图6A的切线III
‑
III
’
的剖面图。图7B是图7A的切线IV
‑
IV
’
的剖面图。
[0011]附图标记说明
[0012]10：基底
[0013]10A、10B、10C：区域
[0014]10R1、10R2：边界区
[0015]20：元件层
[0016]20R：密封环区
[0017]30、40：金属内连线结构
[0018]30R：切割道区
[0019]32、42、103、128、130：介电层
[0020]33：金属内连线
[0021]34、44：插塞
[0022]36、46：导线
[0023]40R：块区
[0024]50R：芯片区
[0025]92、92a、102：绝缘层
[0026]93a、93b、94、94a、126：导体层
[0027]95b：绝缘结构
[0028]95c：绝缘块
[0029]96：导体垫
[0030]100R：空旷区
[0031]102：绝缘层、第一绝缘层
[0032]104：第二绝缘层、间隔层
[0033]105、129：停止层
[0034]106、131：开口
[0035]107：选择源极线切割墙
[0036]108：电荷储存结构
[0037]108
’
：虚设电荷储存结构
[0038]109：柱状结构
[0039]109
’
：虚设柱状结构
[0040]110：通道层
[0041]111b、111c：凹槽
[0042]112：绝缘柱
[0043]114：导体插塞
[0044]115：绝缘顶盖层
[0045]116：沟道
[0046]117：间隙壁
[0047]117
’
：虚设间隙壁
[0048]118：源极线导体墙
[0049]118
’
：虚设导体墙
[0050]119：分隔结构
[0051]119
’
：虚设分隔结构
[0052]120：源极线
[0053]121、123：水平开口
[0054]122：势垒层
[0055]124：金属层
[0056]139：支撑柱
[0057]139
’
：虚设支撑柱
[0058]149、159：绝缘墙
[0059]149
’
：虚设绝缘墙
[0060]199：辅助结构
[0061]B：区块
[0062]BL：位线
[0063]C1、C2、TAC：接触窗
[0064]CP：垂直通道柱
[0065]CP
’
：虚设垂直通道柱
[0066]OP3、OP4、OP5：接触窗孔
[0067]P1：第一部分
[0068]P2：第二部分
[0069]R1：第一区
[0070]R1：存储阵列区
[0071]R2：第二区
[0072]R2：阶梯区
[0073]R3：第三区
[0074]R3：隔离区
[0075]SC：阶梯结构
[0076]SK1、SK2：中层结构
[0077]X、Y、Z：方向
[0078]I
‑
I
’
、II
‑
II
’
、III
‑
III
’
、：切线
具体实施方式
[0079]芯片上的存储器元件的构件的布置与安排可能会造成应力不均等问题。举例来说，请参照图1A，基底10包括多个分隔结构119。由于多个分隔结构119均是沿着单一方向(例如水平方向，即X方向)延伸，因而造成基底10在X方向与Y方向的应力不平均，而发生芯片在X方向与Y方向弯曲高度的偏差(wafer bow height X
‑
Y bias)。这可能导致不对称晶圆翘曲，而在晶圆传送时无法被机械手臂夹取，或晶圆被机械手臂损坏等问题。
[0080]请参照图1A至图1J，本公开实施例形成多个辅助结构199，可以分散或减少所述多个分隔结构119所造成的应力，使得各方向(例如X方向与Y方向)的应力分布较为平本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储器元件，包括：介电基底，包括阵列区与在所述阵列区旁的空旷区；中层结构，在所述阵列区与所述空旷区中；多个通道柱，穿过在所述阵列区中的所述中层结构；多个电荷储存结构，位于所述中层结构与所述多个通道柱之间；多个分隔结构，设置在所述多个通道柱之间，穿过在所述阵列区中的所述中层结构，并将所述中层结构分割成多个区块；以及辅助结构，设置在所述空旷区中，其中所述辅助结构包括至少一虚设分隔结构，所述虚设分隔结构和所述多个分隔结构的延伸方向不同。2.根据权利要求1所述的存储器元件，其中所述虚设分隔结构，向下延伸地穿过在所述空旷区中的所述中层结构，且所述多个分隔结构在第一方向延伸，所述至少一虚设分隔结构在第二方向延伸，所述第二方与第一方向不同。3.根据权利要求2所述的存储器元件，其中所述多个辅助结构还包括：多个虚设柱状结构，穿过在所述空旷区中的所述中层结构，其中所述多个虚设柱状结构设置在所述至少一虚设分隔结构周围。4.根据权利要求3所述的存储器元件，其中在所述空旷区中的所述中层结构包括：第一部分，包括彼此交替堆叠的多个第一绝缘层与多个栅极导体层；以及第二部分，包括彼此交替堆叠的所述多个第一绝缘层与多个第二绝缘层，其中所述第一部分比所述第二部分接近所述至少一虚设分隔结构。5.根据权利要求3所述的存储器元件，还包括：图案化的导体层，设置在所述阵列区与在所述空旷区中的所述介电基底与所述中层结构之间，其中所述多个分隔结构与所述至少一虚设分隔结构着陆在所述图案化的导体层上；以及多个绝缘结构，嵌置在...
【专利技术属性】
技术研发人员：杨金成，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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