密排式1T1R阵列架构及其数据处理方法技术

本发明专利技术提供一种密排式1T1R阵列架构及其数据处理方法，其中的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。本发明专利技术提供的密排式1T1R阵列架构及其数据处理方法能够解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。问题。问题。

【技术实现步骤摘要】
密排式1T1R阵列架构及其数据处理方法


[0001]本专利技术涉及半导体(semiconductor)和CMOS(Complementary Metal Oxide Semiconductor、互补金属氧化物半导体)集成电路设计
，更为具体地，涉及一种密排式1T1R阵列架构及其数据处理方法。

技术介绍

[0002]信息技术的高速发展使得人类对于信息存储的需求量飞速增加，这给存储器性能提出了诸如访问速度和集成密度等多方面的挑战。近年来，新型存储器(例如阻变存储器(RRAM)、相变存储器(PRAM)、磁阻存储器(MRAM)和铁电存储器(FeRAM)等)重新获得了关注，其在解决目前的存储墙问题方面展现出惊人的潜力，并有望实现更高密度的高效存储访问或存内计算。
[0003]目前，常规的三类新型存储器架构分别为1R阵列、1S1R阵列和1T1R阵列。1R阵列是交叉开关矩阵(Crossbar或称Crosspoint)阵列，每个字线和位线的交点由一个新型存储器连接。这种阵列架构有严重的串扰和泄漏通路缺陷，难以应用于大规模存储场景。
[0004]1S1R阵列在1R阵列的基础上，给每个存储器单元串联一个选通开关(Selector)，用于抑制阵列操作中的写入串扰和泄漏通路。目前的选通开关除了耐久度差，涨落大，材料体系不兼容等问题外，还会提高阵列中的操作和读取电压，泄漏通路虽然被抑制但漏电依然存在。此外，导线上的电压下降问题也会在很大程度上限制1S1R的集成规模。
[0005]1T1R阵列是目前最通用的阵列架构，在这种阵列中采用晶体管作为存储器的选通单元，能够完全关断泄漏通路。然而，目前现有的1T1R阵列的密度受限于晶体管的密度，无法进一步提升1T1R阵列的集成密度。
[0006]基于上述技术问题，亟需一种既能够避免漏电、串扰等风险，又能够显著提升集成密度的新型存储器架构。

技术实现思路

[0007]鉴于上述问题，本专利技术的目的是提供一种密排式1T1R阵列架构，以解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。
[0008]本专利技术提供的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。
[0009]此外，优选的方案是，所述晶体管串联组包括N个相串联的晶体管，N为整数，且N≥2。
[0010]此外，优选的方案是，对于一个所述子阵列，所述位线BL设置有N行；并且，
[0011]与所述晶体管串联组中的第n个晶体管的输出端相连的新型存储器的另一端与第
n行的位线BL相连；其中，n为整数，且1≤n≤N。
[0012]此外，优选的方案是，属于不同的晶体管串联组内的所有的第i个晶体管的输出端均通过新型存储器连接同一行位线BL；其中，i为整数，且1≤i≤N。
[0013]此外，优选的方案是，对于一个所述晶体管串联组，所述字线WL设置有N列；并且，
[0014]与所述晶体管串联组中的第m个晶体管的控制极与第m列的字线WL相连；其中，m为整数，且1≤m≤N。
[0015]此外，优选的方案是，属于同一循环单元内且纵向对称的两个晶体管的控制极连接同一条字线WL。
[0016]此外，优选的方案是，所述新型存储器的种类包括阻变存储器、相变存储器、磁阻存储器以及铁电存储器。
[0017]另一方面，本专利技术还提供一种应用如前述的密排式1T1R阵列架构的数据处理方法，所述数据处理方法包括数据读操作；
[0018]所述数据读操作包括：
[0019]在与待读取数据的新型存储器相连的位线BL上施加读电压，源线SL置为0，并将所述待读取数据的新型存储器和源线SL引出节点间的设置的所有相串联的晶体管的字线WL施加正电压开启，其余字线WL均置0，其余位线BL均浮置；
[0020]读取源线SL上电流大小。
[0021]此外，优选的方案是，所述数据处理方法还包括数据置位操作：
[0022]对于正接的待置位的新型存储器，所述数据置位操作包括：
[0023]在与所述待置位的新型存储器的新型存储器相连的位线BL上施加置位电压，源线SL置为0，并将所述待置位的新型存储器和源线SL引出节点间的所有相串联的晶体管的字线WL施加正电压开启，其余字线WL均置0，其余位线BL均浮置；
[0024]读取源线SL上电流大小。
[0025]此外，优选的方案是，所述数据处理方法还包括数据复位操作：
[0026]对于正接的待复位的新型存储器，所述数据复位操作包括：
[0027]将与所述待复位的新型存储器的新型存储器相连的位线BL置0，源线SL施加复位电压，并将所述待复位的新型存储器和源线SL引出节点间的所有相串联的晶体管的字线WL施加正电压开启，其余字线WL均置0，其余位线BL均浮置；
[0028]读取源线SL上电流大小。
[0029]和现有技术相比，上述根据本专利技术的密排式1T1R阵列架构及其数据处理方法，有如下有益效果：
[0030]本专利技术提供的密排式1T1R阵列架构及其数据处理方法通过设置具有新型结构的1T1R阵列架构，将1T1R阵列架构中的晶体管进行串联，并将这些晶体管采用共用源线SL的接法进行连接，能够有效节省晶体管的源端的占用面积，相比于传统的1T1R架构能够显著提升存储密度；此外，通过本专利技术提供的密排式1T1R阵列架构还能够实现相应的读操作、置位操作以及复位操作。
[0031]为了实现上述以及相关目的，本专利技术的一个或多个方面包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明了本专利技术的某些示例性方面。然而，这些方面指示的仅仅是可使用本专利技术的原理的各种方式中的一些方式。此外，本专利技术
旨在包括所有这些方面以及它们的等同物。
附图说明
[0032]通过参考以下结合附图的说明及权利要求书的内容，并且随着对本专利技术的更全面理解，本专利技术的其它目的及结果将更加明白及易于理解。在附图中：
[0033]图1为本专利技术实施例提供的循环单元内的子阵列的原理图；
[0034]图2为本专利技术实施例提供的密排式1T1R阵列架构的原理图；
[0035]图3为本专利技术实施例提供的密排式1T1R阵列架构的俯视结构图；
[0036]图4为本专利技术实施例提供的密排式1T1R阵列架构的沿水平方向(有源区)的剖面图；
[0037]图5为本专利技术实施例提供的密排式1T1R阵列架构的沿竖直方向(位线BL)的剖面图：
[0038]图6为本专利技术实施例提供的在硅片衬底上交替制备栅介质层和晶体管栅极的剖面示意图；
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种密排式1T1R阵列架构，其特征在于，包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。2.如权利要求1所述的密排式1T1R阵列架构，其特征在于，所述晶体管串联组包括N个相串联的晶体管，N为整数，且N≥2。3.如权利要求2所述的密排式1T1R阵列架构，其特征在于，对于一个所述子阵列，所述位线BL设置有N行；并且，与所述晶体管串联组中的第n个晶体管的输出端相连的新型存储器的另一端与第n行的位线BL相连；其中，n为整数，且1≤n≤N。4.如权利要求3所述的密排式1T1R阵列架构，其特征在于，属于不同的晶体管串联组内的所有的第i个晶体管的输出端均通过新型存储器连接同一行位线BL；其中，i为整数，且1≤i≤N。5.如权利要求4所述的密排式1T1R阵列架构，其特征在于，对于一个所述晶体管串联组，所述字线WL设置有N列；并且，与所述晶体管串联组中的第m个晶体管的控制极与第m列的字线WL相连；其中，m为整数，且1≤m≤N。6.如权利要求5所述的密排式1T1R阵列架构，其特征在于，属于同一循环单元内且纵向对称的两个晶体管的控制极连接同一条字线WL。7.如权利要求1至6中任意一项所述的密排式1T1R...

【专利技术属性】
技术研发人员：王宗巍，孙经纬，蔡一茂，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：