一种迦罗华域乘法器制造技术

本发明专利技术公开了一种迦罗华域乘法器，包括：乘法电路，用于输入两个具有ｍ位的二进制乘数，输出其乘积，其中，所述乘法电路的输出包括高位输出与低位输出，ｍ为２的整数次幂；存储器，用于存储根据选择的迦罗华域本原多项式计算出的迦罗华域乘法系数组；第一模块，用于将所述乘法电路的输出与所述存储器存储的迦罗华域乘法系数组进行运算，获得所述两个具有ｍ位的二进制乘数的迦罗华域乘法的结果。该迦罗华域乘法器硬件面积小，响应时间小，通用性强。

【技术实现步骤摘要】

本专利技术涉及通信领域使用的集成电路的设计，具体来说，涉及一种迦罗华域乘法 器的集成电路设计。
技术介绍
迦罗华域乘法器(Galois field multiplier)是一类特殊的乘法器，其所有的计 算都是建立在有限域上的，因此也称有限域乘法器。迦罗华域乘法器在编码、纠错、加密等 通信领域得到了广泛的应用。有一些处理器可以实现迦罗华域乘法的功能，采用逻辑模块也可以进行迦罗华域 乘法，或者传统的数字信号处理器也可以被用于实现迦罗华域乘法，但是这些方案上的迦 罗华域乘法计算复杂，需要消耗大量的时间。鉴于其应用的广泛性，迦罗华域乘法器目前常 常被实现为一个电路，一般为微电子集成电路，以期达到高效处理的目的。作为集成电路本 身，设计者一般希望设计的电路面积越小越好，这样可以节省成本。现有技术中，迦罗华域乘法器的集成电路设计主要包括Bit-serial、 digit-serial 禾口 Bit parallel 三禾中方法。Bit-serial和digit-serial方法指在迦罗华域乘法器输入乘数与被乘数时， 按照位为单位串行输入。其优点为硬件面积、设计复杂度小，当计算GF(2m)的乘法时， Bit-serial和digit-serial两种方法的逻辑面积为0 (m)，但Bit-serial方法的乘法输出 结果的响应时间(latency)较大，为m个时钟周期。Bit parallel方法指在Galois域乘法器输入乘数与被乘数时，按照实际乘数与 被乘数位宽并行输入。其优点为乘法输出结果的响应时间(latency)较小，仅为1个时钟 周期，但硬件面积大，设计复杂度大，当计算GF(2m)的乘法时，Bit-Parallel方法的logic 面积为0(m2)。但是现有的Bit-parallel —般针对特定的本原多项式进行优化，并且很多 方案主要集中在三项多项式，即本原多项式，P(X) = x4+x+l，这样的设计缺乏通用性。因此，需要设计一种硬件面积小，设计简单，响应时间小，并且具有通用性的迦罗 华域乘法器。
技术实现思路
为了克服
技术介绍
中设计的迦罗华域乘法器的不足，本专利技术提供了一种迦罗华域 乘法器，该迦罗华域乘法器硬件面积小，响应时间小，通用性强。根据本专利技术的一个方面，提供了一种迦罗华域乘法器，包括乘法电路，用于输入 两个具有m位的二进制乘数，输出其乘积，其中，所述乘法电路的输出包括高位输出与低位 输出，m为2的整数次幂；存储器，用于存储根据选择的迦罗华域本原多项式计算出的迦罗 华域乘法系数组；第一模块，用于将所述乘法电路的输出与所述存储器存储的迦罗华域乘 法系数组进行运算，获得所述两个具有m位的二进制乘数的迦罗华域乘法的结果。附图说明通过对附图中本专利技术示例实施例方式的更详细描述，本专利技术的上述、以及其它目 的、特征和优势将变得更加明显，其中，相同的参考标号通常代表本专利技术示例实施例方式中 的相同部件。图1示意性地示出了一种迦罗华域乘法器的电路；图2示意性地示出了一种求取两个具有m位的二进制乘数乘积的乘法电路；以及图3示意性地示出了图2中第三模块的更具体实施方式。具体实施例方式将参照附图更加详细地描述本专利技术的优选实施方式，在附图中显示了本专利技术的优 选实施例。然而，本专利技术可以以各种形式实现而不应该理解为被这里阐述的实施例所限制。 相反，提供这些实施例是为了使本专利技术更加透彻和完整，并且，完全将本专利技术的范围传达给 本领域的技术人员。为了更好地理解本专利技术，这里首先给出一些迦罗华域乘法基本知识。迦罗华域GF(X)是一组在其上可进行二进制运算的元素，加法和乘法必须满足交 换律、结合律和分配律。迦罗华域上的乘法被定义为Mod{AB/P(x)} (1)其中，A与B为两个乘数，AB表示这两个数相乘，P(x)为迦罗华域的本原多项式。 X为迦罗华域的本原元。Mod表示求模计算。以下为了叙述方便，所有AB或A · B的形式都表示两个数的传统乘法，只有 Mod{AB/P(x)}才表示迦罗华域上的乘法，本说明书不再逐一解释。现有技术中有若干方法用于实现迦罗华域乘法，本专利技术关注其电路的实现。电路 实现的好处在于速度更快，在通信的编码、加密、纠错等领域需要更快的响应速度，只有应 用电路的实现才能达到要求。如果A与B均为m位的二进制数，并且A = am_iam_2......B1B0 Bi e {0，1}且 i G {0,1,......m_l} (2)B = Iv1Iv2......b^o bi e {0，1}且 i G {0,1,......m_l} (3)即A与B均可以表示为每个二进制的位排列，每个位或者为0或者为1，m在计算 机领域，比较常见的是8，16，32，64，128，256等，一般为2的整数次幂。根据迦罗华域乘法，A与B可以表示为A = xm/2 (χ·、+... +affl/2) + (产1、/…+…+a0)= Xm72A^A1 (4)B = xffl/2 (χ w2HV1+…+bm/2) + (一/2、(^H+…+b。)= Xm72B^B1 (5) 其中，A1与Ah分别表示A的低位部分和A的高位部分，B1与Bh分别表示B的低位 部分和B的高位部分，χ仍为迦罗华域的本原元。 在把迦罗华域复杂计算转变到计算机领域时，由于计算机中采用2进制，迦罗华 域的本原元X取值为2，此时，迦罗华域上的加法等同于“异或”运算。因此，本专利技术的加号5都表示“异或”运算。以下本专利技术中的迦罗华域乘法器都是χ = 2的迦罗华域乘法器。这样，在上述(4)式和(5)式中，分别把一个m位的二进制数表示为低m/2位的二 进制部分与高m/2位的二进制部分左移m/2位后的异或值。在二进制领域的迦罗华域乘法器设计中，专利技术人借鉴了软件设计中的分治策略。 当人们求解某些问题时，由于这些问题要处理的数据多，或求解过程复杂，使得直接求解法 在时间上过长，或者根本无法直接求出。对于这类问题，技术人员往往先把它分解成几个子 问题，找到求出这几个子问题的解法后，再找到合适的方法，把它们组合成求整个问题的解 法。如果这些子问题还较大，难以解决，可以再把它们分成几个更小的子问题，以此类推，直 至可以直接求出解为止。这就是分治策略的基本思想。基于分治策略的基本思想，在计算迦罗华域上的乘法Mod {ΑΒ/Ρ (χ)}时，将其分解 为两个问题首先求取ΑΒ，然后根据选择的迦罗华域的本原多项式P(X)，求模得到需要的 迦罗华域乘法结果。在考虑求取AB时，如果定义D0(X) =A1(X)B1(X)D1 (x) = D2(X) = Ah(X)Bh(X) (6)其中，A1(X)与Ah(X)分别表示A的低位部分和A的高位部分，B1 (χ)与Bh(X)分别 表示B的低位部分和B的高位部分，本专利技术中，A1(X)与A1在迦罗华域上含义是相同的，本 专利技术中对此不加区别，表示相同的含义，同样，B1(X)与B1在迦罗华域上含义也是相同的，本 专利技术中对此也不加区别，表示相同的含义，(同理，本专利技术中，Dtl(X)与D0，D1 (Χ)与D1, D2(X) 与D2也都是相同的，不加区别使用)即假设A为16位的二进制数,A1(X)表示A的低8位， Ah(X)表示A的高8位，B同理。则根据(4) (5) (6)式，可得本文档来自技高网...

【技术保护点】
一种迦罗华域乘法器，包括：乘法电路，用于输入两个具有ｍ位的二进制乘数，输出其乘积，其中，所述乘法电路的输出包括高位输出与低位输出，ｍ为２的整数次幂；存储器，用于存储根据选择的迦罗华域本原多项式计算出的迦罗华域乘法系数组；第一模块，用于将所述乘法电路的输出与所述存储器存储的迦罗华域乘法系数组进行运算，获得所述两个具有ｍ位的二进制乘数的迦罗华域乘法的结果。

【技术特征摘要】

【专利技术属性】
技术研发人员：李宇飞，陆泳，叶光昶，周凡，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US