一种芯片、信号处理方法以及电子设备技术

本申请实施例公开了一种芯片、信号传输方法以及电子设备，用于降低芯片电路面积开销。本申请实施例芯片包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路。第一控制电路用于向受控组合逻辑电路发送控制信号。当控制信号为第一逻辑电平时，受控组合逻辑电路用于根据控制信号输出被受控组合逻辑电路锁存的逻辑结果。当控制信号为第二逻辑电平时，受控组合逻辑电路用于根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，第二逻辑电平与第一逻辑电平不同。第二逻辑电平与第一逻辑电平不同。第二逻辑电平与第一逻辑电平不同。

【技术实现步骤摘要】
一种芯片、信号处理方法以及电子设备


[0001]本申请实施例涉及集成电路领域，尤其涉及一种芯片、信号处理方法以及电子设备。

技术介绍

[0002]随着集成电路技术发展，异步电路在高性能芯片设计中所占比重越来越高。异步电路不同于同步电路，异步电路不用全局时钟来协调系统中的时序，而通过上下级控制电路模块之间的握手信号协调上下级电路模块之间的信号时序。
[0003]目前异步电路中上下级控制电路模块之间通过握手信号协调信号时序时，为了使得上下级电路模块之间的数据信号和控制信号满足时序约束，一般在上下级控制电路模块之间设计匹配延迟模块，通过匹配延迟模块增加控制信号的时延，从而使得上下级电路模块之间的数据信号和控制信号的时序满足异步电路的时序约束。
[0004]由于匹配延迟模块的设计需要增加较多的晶体管或者电容，从而导致匹配延迟模块需要占用芯片较大的电路面积，使得芯片的电路面积开销比较大。

技术实现思路

[0005]本申请实施例提供了一种芯片、信号处理方法以及电子设备，用于降低芯片的电路面积开销。
[0006]本申请实施例第一方面提供了一种芯片，该芯片包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路。其中，第一级时序电路的数据输出端与受控组合逻辑电路的数据输入端连接，受控组合逻辑电路的数据输出端与第二级时序电路的数据输入端连接。第一控制电路用于向受控组合逻辑电路发送控制信号，当控制信号为第一逻辑电平时，受控组合逻辑电路用于根据控制信号输出被受控组合逻辑电路锁存的逻辑结果，即受控组合逻辑电路中的组合逻辑电路未被使能，增加了数据信号到达的人第二级时序电路的传输时延。当控制信号为第二逻辑电平时，受控组合逻辑电路用于根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，即受控组合逻辑电路中的组合逻辑电路被使能，直接输出组合逻辑电路的即时逻辑结果。第二逻辑电平与第一逻辑电平不同，第一逻辑电平包括低电平，第二逻辑电平包括高电平。
[0007]本申请实施例中提供的芯片中，通过在第一级时序电路和第二级时序电路之间的组合逻辑电路增加第一控制电路，使得组合逻辑电路成为受控组合逻辑电路，受控组合逻辑电路基于第一控制电路发送的控制信号输出被锁存的逻辑结果或者即时逻辑结果，从而能够协调受控组合逻辑电路与第二级时序电路的时序约束。相较于通过在第一级时序电路和第二级时序电路增加匹配延迟模块匹配组合逻辑电路时延的方案，本申请实施例中仅需要增加较少的控制器件就可以实现第一级时序电路和第二级时序电路的时序约束，从而降低了芯片的电路面积开销。
[0008]一种可能的实施方式中，受控组合逻辑电路包括组合逻辑电路、功率门控电路和锁存电路。组合逻辑电路通过功率门控电路与电源或接地点相连接，功率门控电路包括NMOS管和PMOS管，组合逻辑电路通过PMOS管与电源相连接，通过NMOS管与接地点相连接。组合逻辑电路和锁存电路串联，锁存电路包括传输门电路与延迟电路并联后的电路。当控制信号为第一逻辑电平时，功率门控电路关闭，传输门电路开启，受控组合逻辑电路输出被锁存电路锁存的逻辑结果。当控制信号为第二逻辑电平时，功率门控电路开启，传输门电路关闭，受控组合逻辑电路输出即时逻辑结果。
[0009]本申请实施例中的受控组合逻辑电路中，通过功率门控电路和锁存电路实现对组合逻辑电路的控制，其中功率门控电路和锁存电路基于控制信号控制组合逻辑电路输出的逻辑结果，无需匹配延迟模块匹配组合逻辑电路的时延，降低了芯片的电路面积开销。
[0010]一种可能的实施方式中，受控组合逻辑电路包括组合逻辑电路、第一传输门电路和锁存电路。第一传输门电路、组合逻辑电路和锁存电路依次串联，锁存电路包括第二传输门电路和延迟电路并联后的电路。当控制信号为第一逻辑电平时，第一传输门电路关闭，第二传输门电路开启，受控组合逻辑电路输出被锁存电路锁存的逻辑结果。当控制信号为第二逻辑电平时，第一传输门电路开启，第二传输门电路关闭，受控组合逻辑电路输出即时逻辑结果。
[0011]本申请实施例中的受控组合逻辑电路中，通过第一传输门电路和锁存电路实现对组合逻辑电路的控制，其中第一传输门控电路和锁存电路基于第一控制电路发送的控制信号控制受控组合逻辑电路输出被锁村的逻辑结果或者即时逻辑结果，多种受控组合逻辑电路的实现方式提升了方案的可实现性。
[0012]一种可能的实施方式中，控制信号包括第一控制信号和第二控制信号，第二级时序电路包括第二控制电路和下级电路。第一控制电路用于向受控组合逻辑电路发送第一控制信号，第一控制信号用于触发受控组合逻辑电路向下级电路发送第一数据信号，第一数据信号包括被受控组合逻辑电路锁存的逻辑结果和即时逻辑结果。第一控制电路还用于向第二控制电路发请求信号，请求信号用于触发第二控制电路向下级电路发送第一下级控制信号，请求信号和第一控制信号由第一控制电路同时发出，第一数据信号早于第一下级控制信号到达下级电路。
[0013]本申请实施例中第一控制电路可以同时向第二控制电路发送请求信号和向受控组合逻辑电路发送第一控制信号，并且由第一控制信号触发的第一数据信号早于由请求信号触发的第一下级控制信号到达下级电路，即确保下级电路被使能时第一数据信号已经到达下级电路，从而保障了受控组合逻辑电路和下级电路之间的时序正确性，进而提升了方案的可实现性。
[0014]一种可能的实施方式中，第二控制电路用于向第一控制电路发送响应信号，响应信号用于触发第一控制电路向受控组合逻辑电路发送第二控制信号。组合逻辑电路用于根据第二控制信号向下级电路发送第二数据信号，第二数据信号包括被受控组合逻辑电路锁存的逻辑结果和即时逻辑结果，第二数据信号与第一数据信号不同。第二控制电路还用于向下级电路发送第二下级控制信号，响应信号和第二下级控制信号由第二控制电路同时发出，第二数据信号晚于第二下级控制信号到达下级电路。
[0015]本申请实施例中第二控制电路可以同时向第一控制电路发送响应信号和向下级
电路发送第二下级控制信号，并且由响应信号触发的第二数据信号晚于第二下级控制信号到达下级电路，即确保下个周期的第二数据信号到达下级电路时下级电路未被使能，从而保障了受控组合逻辑电路和下级电路之间的时序正确性，进而提升了方案的可实现性。
[0016]一种可能的实施方式中，第一级时序电路包括第三控制电路和上级电路，上级电路包括锁存器、寄存器或上级组合逻辑电路。第二级时序电路包括第二控制电路和下级电路，下级电路包括锁存器、寄存器或下级组合逻辑电路，组合逻辑电路包括全加器。
[0017]本申请实施例中第一级时序电路和第二级时序电路分别为受控组合逻辑电路的上一级电路和受控组合逻辑电路的下一级电路，第一级时序电路和第二级时序电路的多种实现方式提升了方案的丰富性。
[0018]一种可能的实施方式中，受控组合逻辑电路包括由组合逻辑电路拆分后的多级受控组合逻辑电路，多级受控组合逻辑电路依次串联，每一级受控组合逻辑电路具有相应控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片，其特征在于，包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路，所述第一级时序电路的数据输出端与所述受控组合逻辑电路的数据输入端连接，所述受控组合逻辑电路的数据输出端与所述第二级时序电路的数据输入端连接，其中：所述第一控制电路用于向所述受控组合逻辑电路发送控制信号；当所述控制信号为第一逻辑电平时，所述受控组合逻辑电路用于根据所述控制信号输出被所述受控组合逻辑电路锁存的逻辑结果；当所述控制信号为第二逻辑电平时，所述受控组合逻辑电路用于根据所述第一级时序电路的数据输出端输出的数据信号，输出所述受控组合逻辑电路中组合逻辑电路的即时逻辑结果，所述第二逻辑电平与所述第一逻辑电平不同。2.根据权利要求1所述的芯片，其特征在于，所述受控组合逻辑电路包括所述组合逻辑电路、功率门控电路和锁存电路；所述组合逻辑电路通过所述功率门控电路与电源或接地点相连接，所述组合逻辑电路和所述锁存电路串联，所述锁存电路包括传输门电路与延迟电路并联后的电路；当所述控制信号为所述第一逻辑电平时，所述功率门控电路关闭，所述传输门电路开启，所述受控组合逻辑电路输出被所述锁存电路锁存的逻辑结果；当所述控制信号为所述第二逻辑电平时，所述功率门控电路开启，所述传输门电路关闭，所述受控组合逻辑电路输出所述即时逻辑结果。3.根据权利要求1所述的芯片，其特征在于，所述受控组合逻辑电路包括所述组合逻辑电路、第一传输门电路和锁存电路；所述第一传输门电路、所述组合逻辑电路和所述锁存电路依次串联，所述锁存电路包括第二传输门电路和延迟电路并联后的电路；当所述控制信号为第一逻辑电平时，所述第一传输门电路关闭，所述第二传输门电路开启，所述受控组合逻辑电路输出被所述锁存电路锁存的逻辑结果；当所述控制信号为第二逻辑电平时，所述第一传输门电路开启，所述第二传输门电路关闭，所述受控组合逻辑电路输出所述即时逻辑结果。4.根据权利要求1至3中任一项所述的芯片，其特征在于，所述控制信号包括第一控制信号和第二控制信号，所述第二级时序电路包括第二控制电路和下级电路；所述第一控制电路用于向所述受控组合逻辑电路发送所述第一控制信号，所述第一控制信号用于触发所述受控组合逻辑电路向所述下级电路发送第一数据信号，所述第一数据信号包括所述被所述受控组合逻辑电路锁存的逻辑结果和所述即时逻辑结果；所述第一控制电路还用于向所述第二控制电路发请求信号，所述请求信号用于触发所述第二控制电路向所述下级电路发送所述第一下级控制信号，所述请求信号和所述第一控制信号由所述第一控制电路同时发出，所述第一数据信号早于所述第一下级控制信号到达所述下级电路。5.根据权利要求4所述的芯片，其特征在于，所述第二控制电路用于向所述第一控制电路发送响应信号，所述响应信号用于触发所述第一控制电路向所述受控组合逻辑电路发送第二控制信号；所述组合逻辑电路用于根据所述第二控制信号向所述下级电路发送第二数据信号，所
述第二数据信号包括所述被所述受控组合逻辑电路锁存的逻辑结果和所述即时逻辑结果，所述第二数据信号与所述第一数据信号不同；所述第二控制电路还用于向所述下级电路发送第二下级控制信号，所述响应信号和所述第二下级控制信号由所述第二控制电路同时发出，所述第二数据信号晚于所述第二下级控制信号到达所述下级电路。6.根据权利要求4或5所述的芯片，其特征在于，所述下级电路包括锁存器、寄存器或下级组合逻辑电路。7.根据权利要求1至6中任意一项所述的芯片，其特征在于，...

【专利技术属性】
技术研发人员：尹宁远，虞志益，肖山林，唐样洋，乔冰涛，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：