一种建立时钟源与芯片连接的电路板及方法技术

本申请实施例提供了一种建立时钟源与芯片连接的电路板及方法。涉及电路技术领域。本申请中电路板连接的时钟源包括多种，电路板对应每种时钟源设置一对时钟源引脚，电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚，所述时钟源引脚设置在所述芯片时钟输入引脚周围。第一正极引脚通过第一电容与第二正极引脚连接，第一负极引脚通过第二电容与第二负极引脚连接。无需串联多个电容，即可实现芯片时钟输入端与目标时钟源连接，减少时钟信号的损耗，且第一电容连接的两个引脚之间的走线和第二电容连接的两个引脚之间的走线上均仅设置一个电容，走线间距易调节，减少阻抗匹配难度。难度。难度。

【技术实现步骤摘要】
一种建立时钟源与芯片连接的电路板及方法


[0001]本申请涉及电路
，尤其涉及一种建立时钟源与芯片连接的电路板及方法。

技术介绍

[0002]高速数据类芯片常采用差分时钟，当前，可以通过电路板连接时钟源与芯片，进行多路时钟输入。但在进行多路时钟输入时，常需要串联多个电容，在板卡中芯片差分输入有差分阻抗100欧姆母的需求，会增加了阻抗匹配的难度，同时，高速数据类芯片的时钟输入都为100MHz以上，连续串联两个电容会增加信号损耗。

技术实现思路

[0003]有鉴于此，本申请实施例提供了一种建立时钟源与芯片连接的电路板及方法，旨在减少串联电容数量，减少阻抗匹配难度和信号损耗。
[0004]第一方面，本申请实施例提供了一种建立时钟源与芯片连接的电路板，电路板连接的时钟源包括多种，所述电路板对应每种时钟源设置一对时钟源引脚，所述电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚；
[0005]所述时钟源引脚设置在所述芯片时钟输入引脚周围；
[0006]一对所述芯片时钟输入引脚中的第一正极引脚与目标时钟源对应的一对时钟源引脚中的第二正极引脚通过第一电容连接，一对所述芯片时钟输入引脚中的第一负极引脚与目标时钟源对应的一对时钟源引脚中的第二负极引脚通过第二电容连接，所述目标时钟源是所述电路板连接的时钟源中的一种。
[0007]可选的，所述第一正极引脚与所述第二正极引脚之间的走线长度和所述第一负极引脚与所述第二负极引脚之间的走线长度相等。
[0008]可选的，所述第一正极引脚与所述第二正极引脚之间的走线与所述第一负极引脚和所述第二负极引脚之间的走线之间间距产生的差分阻抗为100欧姆。
[0009]可选的，所述时钟源包括晶体振荡器、所述电路板之外的电路板发送的时钟信号、时钟信号发生器。
[0010]可选的，所述第一正极引脚与第一负极引脚的连线的第一侧在电路板上设置第一对时钟源引脚，所述连线第二侧靠近所述连线的第一端设置第二对时钟源引脚，所述连线第二侧靠近所述连线的第二端设置第三对时钟源引脚。
[0011]可选的，所述第一对时钟源引脚包括第二引脚和第三引脚，所述第二对时钟源引脚包括第四引脚和第五引脚，所述第三对时钟源引脚包括第六引脚和第一引脚；
[0012]所述第二引脚和所述第六引脚的连接线穿过所述第一正极引脚，并与所述连线垂直；
[0013]所述第三引脚和所述第五引脚的连接线穿过所述第一负极引脚，并与所述连线垂直；
[0014]所述连线靠近所述第一端的延长线上设置所述第四引脚，所述连线靠近所述第二端的延长线上设置所述第一引脚。
[0015]可选的，第一对时钟源引脚对应的时钟源为目标时钟源，则所述第二引脚为所述第二正极引脚，所述第三引脚为所述第二负极引脚；
[0016]或，
[0017]第二对时钟源引脚对应的时钟源为目标时钟源，则所述第五引脚为所述第二正极引脚，所述第四引脚为所述第二负极引脚；
[0018]或，
[0019]第三对时钟源引脚对应的时钟源为目标时钟源，则所述第一引脚为所述第二正极引脚，所述第六引脚为所述第二负极引脚。
[0020]可选的，所述第一电容为0.1uf/50V，第二电容为0.1uf/50V。
[0021]第二方面，本申请还提供了一种建立时钟源与芯片连接的电路板的方法，应用于上述的一种建立时钟源与芯片连接的电路板；
[0022]第二引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第三引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第一对时钟源引脚对应的时钟源的时钟信号；
[0023]或，
[0024]第五引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第四引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第二对时钟源引脚对应的时钟源的时钟信号；
[0025]或，
[0026]第一引脚连接第一电容的第一端，第一正极引脚连接第一电容的第二端，第六引脚连接第二电容的第一端，第一负极引脚连接第二电容的第二端，芯片时钟输入端接收第三对时钟源引脚对应的时钟源的时钟信号。
[0027]可选的，挖除电路板的板材，使所述第一电容连接的两个引脚之间的走线长度与所述第二电筒连接的两个引脚之间的走线长度相同
[0028]本申请实施例提供了一种建立时钟源与芯片连接的电路板及方法。本申请中电路板连接的时钟源包括多种，电路板对应每种时钟源设置一对时钟源引脚，电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚，所述时钟源引脚设置在所述芯片时钟输入引脚周围。第一正极引脚通过第一电容与第二正极引脚连接，第一负极引脚通过第二电容与第二负极引脚连接。无需串联多个电容，即可实现芯片时钟输入端与目标时钟源连接，减少时钟信号的损耗，且第一电容连接的两个引脚之间的走线和第二电容连接的两个引脚之间的走线上均仅设置一个电容，走线间距易调节，减少阻抗匹配难度。
附图说明
[0029]为更清楚地说明本实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]图1为本申请实施例提供的一种多路时钟源与芯片连接示意图；
[0031]图2为本申请实施例提供的一种时钟源引脚与芯片时钟输入引脚的电路板示意图；
[0032]图3为本申请实施例提供第一对时钟源引脚与芯片时钟输入引脚的关联示意图；
[0033]图4为本申请实施例提供第二对时钟源引脚与芯片时钟输入引脚的关联示意图；
[0034]图5为本申请实施例提供第三对时钟源引脚与芯片时钟输入引脚的关联示意图。
[0035]附图编号说明
[0036]1‑
第一引脚；2
‑
第二引脚；3
‑
第三引脚；4
‑
第四引脚；5
‑
第五引脚；6
‑
第六引脚；7
‑
第一正极引脚；8
‑
第一负极引脚。
具体实施方式
[0037]目前，高速数据类芯片常使用差分时钟，在一些复杂的场合，芯片可能需要接入多路时钟。例如，参见图1所示的一种多路时钟源与芯片连接示意图，时钟源2和时钟源3相比时钟源1多串联一个电容，在板卡中芯片差分输入有差分阻抗100欧姆母的需求，会增加了阻抗匹配的难度。同时高速数据类芯片的时钟输入都为100MHz以上，连续串联两个电容会增加信号损耗。
[0038]基于上述问题，本申请提出一种建立时钟源与芯片连接的电路板，电路板在对应需要将芯片与三路时钟源进行连接时，电路板对应三路时钟源配置对应的三对时钟源引脚，电路板对应芯片时钟输入端设置一对芯片时钟输入引脚。...

【技术保护点】

【技术特征摘要】
1.一种建立时钟源与芯片连接的电路板，其特征在于，电路板连接的时钟源包括多种，所述电路板对应每种时钟源设置一对时钟源引脚，所述电路板还包括与芯片时钟输入端连接的一对芯片时钟输入引脚；所述时钟源引脚设置在所述芯片时钟输入引脚周围；一对所述芯片时钟输入引脚中的第一正极引脚与目标时钟源对应的一对时钟源引脚中的第二正极引脚通过第一电容连接，一对所述芯片时钟输入引脚中的第一负极引脚与目标时钟源对应的一对时钟源引脚中的第二负极引脚通过第二电容连接，所述目标时钟源是所述电路板连接的时钟源中的一种。2.根据权利要求1所述的电路板，其中特征在于，所述第一正极引脚与所述第二正极引脚之间的走线长度和所述第一负极引脚与所述第二负极引脚之间的走线长度相等。3.根据权利要求1所述的电路板，其中特征在于，所述第一正极引脚与所述第二正极引脚之间的走线与所述第一负极引脚和所述第二负极引脚之间的走线之间间距产生的差分阻抗为100欧姆。4.根据权利要求1所述的电路板，其中特征在于，所述时钟源包括晶体振荡器、所述电路板之外的电路板发送的时钟信号、时钟信号发生器。5.根据权利要求2所述的电路板，其中特征在于，所述第一正极引脚与第一负极引脚的连线的第一侧在电路板上设置第一对时钟源引脚，所述连线第二侧靠近所述连线的第一端设置第二对时钟源引脚，所述连线第二侧靠近所述连线的第二端设置第三对时钟源引脚。6.根据权利要求5所述的电路板，其中特征在于，所述第一对时钟源引脚包括第二引脚和第三引脚，所述第二对时钟源引脚包括第四引脚和第五引脚，所述第三对时钟源引脚包括第六引脚和第一引脚；所述第二引脚和所述第六引脚的连接线穿过所述第一正极引脚，并与所述连线垂直；所述第三引脚和所述第五引脚的连接线穿过所述第一负极引脚，并与所述连线...

【专利技术属性】
技术研发人员：朱珂，张钦元，张波，赵玉林，王锐，毛英杰，徐涛，王渊，
申请(专利权)人：井芯微电子技术天津有限公司，
类型：发明
国别省市：