存储器链路、设计方法、装置、电子设备及存储介质制造方法及图纸

本发明专利技术提供一种存储器链路、设计方法、装置、电子设备及存储介质，属于计算机技术领域，所述设计方法包括：确定距离主控芯片最近的第一顶底贴颗粒组，第一顶底贴颗粒组包括处于电路板顶层的第一颗粒和处于电路板底层的第二颗粒；确定从第一颗粒到主干分支过孔的第一顶层走线，从第二颗粒到主干分支过孔的第一底层走线；确定主干分支过孔中第一颗粒对应的第一过孔走线距离，以及主干分支过孔中第二颗粒对应的第二过孔走线距离；基于第一过孔走线距离和第二过孔走线距离，调整第一顶层走线和/或第一底层走线。通过对过孔走线差距进行补偿，能够有效地降低距离主干分支过孔最近的顶底贴颗粒受信号反弹的影响。贴颗粒受信号反弹的影响。贴颗粒受信号反弹的影响。

【技术实现步骤摘要】
存储器链路、设计方法、装置、电子设备及存储介质


[0001]本专利技术涉及计算机
，尤其涉及一种存储器链路、设计方法、装置、电子设备及存储介质。

技术介绍

[0002]目前，针对固态硬盘(Solid
‑
State Drive，SSD)产品的设计，为提升存储容量，双倍数据率同步动态随机存取存储器(Double Data Rate，DDR)主控到颗粒端一般采用一拖多的“菊花链”设计，分支会引入阻抗不连续点，颗粒端近似为开路会引起全反射，整个系统中存在反射的位置较多，会使信号在系统中来回反弹，接收端的信号可能会在上升沿或者高电平处出现回勾，导致二次误采样，发生读写错误。距离主干分支过孔最近的顶底贴颗粒，受信号反弹的影响最为严重，如何降低距离主干分支过孔最近的顶底贴颗粒受信号反弹的影响是目前业界亟待解决的问题。

技术实现思路

[0003]针对现有技术存在的问题，本专利技术实施例提供一种存储器链路、设计方法、装置、电子设备及存储介质。
[0004]第一方面，本专利技术提供一种存储器链路的设计方法，所述存储器链路为双倍数据率同步动态随机存取存储器DDR所在的链路，所述存储器链路包括主控芯片和多个顶底贴颗粒组，所述设计方法包括：
[0005]基于各个顶底贴颗粒组到所述主控芯片的走线长度，确定距离所述主控芯片最近的第一顶底贴颗粒组，所述第一顶底贴颗粒组包括处于电路板顶层的第一颗粒和处于电路板底层的第二颗粒；
[0006]确定从所述第一颗粒到主干分支过孔的第一顶层走线，从所述第二颗粒到所述主干分支过孔的第一底层走线；
[0007]通过测量所述主干分支过孔中走线，确定所述主干分支过孔中所述第一颗粒对应的第一过孔走线距离，以及所述主干分支过孔中所述第二颗粒对应的第二过孔走线距离；
[0008]基于所述第一过孔走线距离和所述第二过孔走线距离，调整所述第一顶层走线和/或所述第一底层走线，确定所述第一颗粒对应的第二顶层走线和所述第二颗粒对应的第二底层走线；
[0009]所述第一过孔走线距离与所述第二顶层走线的距离之和，相比于所述第二过孔走线距离与所述第二底层走线的距离之和，两者之间的差距小于预设误差值。
[0010]可选地，根据本专利技术提供的一种存储器链路的设计方法，所述第一顶层走线与所述第一底层走线之间的差距小于所述预设误差值，所述基于所述第一过孔走线距离和所述第二过孔走线距离，调整所述第一顶层走线和/或所述第一底层走线，确定所述第一颗粒对应的第二顶层走线和所述第二颗粒对应的第二底层走线，包括：
[0011]比较所述第一过孔走线距离和所述第二过孔走线距离之间的大小；
[0012]在所述第一过孔走线距离大于所述第二过孔走线距离的情况下，确定顶层走线补偿值为0以及确定底层走线补偿值为所述第一过孔走线距离与所述第二过孔走线距离之差的绝对值；
[0013]或，在所述第一过孔走线距离等于所述第二过孔走线距离的情况下，确定顶层走线补偿值为0以及确定底层走线补偿值为0；
[0014]或，在所述第一过孔走线距离小于所述第二过孔走线距离的情况下，确定顶层走线补偿值为所述第一过孔走线距离与所述第二过孔走线距离之差的绝对值，以及确定底层走线补偿值为0；
[0015]在所述顶层走线补偿值大于0的情况下，基于所述顶层走线补偿值和所述第一顶层走线，对外表层走线进行延长，确定所述第一颗粒对应的第二顶层走线；
[0016]或，在所述底层走线补偿值大于0的情况下，基于所述底层走线补偿值和所述第一底层走线，对外表层走线进行延长，确定所述第二颗粒对应的第二底层走线。
[0017]可选地，根据本专利技术提供的一种存储器链路的设计方法，所述对外表层走线进行延长，包括：
[0018]若目标走线补偿值大于0，则在目标走线补偿值对应的待补偿走线中确定至少一个补偿区段，所述目标走线补偿值为所述顶层走线补偿值或所述底层走线补偿值，在所述目标走线补偿值为所述顶层走线补偿值的情况下，所述待补偿走线为所述第一顶层走线，在所述目标走线补偿值为所述底层走线补偿值的情况下，所述待补偿走线为所述第一底层走线；
[0019]基于所述目标走线补偿，确定各个补偿区段对应的区段补偿值，各个补偿区段对应的区段补偿值之和等于所述目标走线补偿值；
[0020]针对各个补偿区段，在补偿区段的区段起始点和区段终止点之间，基于区段补偿值，通过绕线方式增加补偿区段的走线长度。
[0021]可选地，根据本专利技术提供的一种存储器链路的设计方法，所述设计方法还包括：
[0022]确定主控芯片所在主干线路的第一阻抗；
[0023]基于所述第一阻抗，通过对分支线路进行阻抗连续性设计，确定各个顶底贴颗粒组所在分支线路的第二阻抗。
[0024]可选地，根据本专利技术提供的一种存储器链路的设计方法，所述基于所述第一阻抗，通过对分支线路进行阻抗连续性设计，确定各个顶底贴颗粒组所在分支线路的第二阻抗，包括：
[0025]确定所述第一顶底贴颗粒组所在分支线路的第二阻抗等于所述第一阻抗；
[0026]针对各个第二顶底贴颗粒组，确定所述第二顶底贴颗粒组所在分支线路的第二阻抗为所述第一阻抗的两倍，所述第二顶底贴颗粒组为所述多个顶底贴颗粒组中除所述第一顶底贴颗粒组之外的任意一个顶底贴颗粒组。
[0027]第二方面，本专利技术还提供一种应用上述任一项所述存储器链路的设计方法的存储器链路，所述存储器链路为双倍数据率同步动态随机存取存储器DDR所在的链路，所述存储器链路包括主控芯片和多个顶底贴颗粒组，所述第一颗粒对应的顶层走线距离和过孔走线距离之和，相比于所述第二颗粒对应的底层走线距离和过孔走线距离之和，两者之间的差距小于所述预设误差值。
[0028]可选地，根据本专利技术提供的一种存储器链路，所述第一顶底贴颗粒组所在分支线路的阻抗等于所述主控芯片所在主干线路的阻抗，各个第二顶底贴颗粒组所在分支线路的阻抗为所述主控芯片所在主干线路的阻抗的两倍。
[0029]第三方面，本专利技术还提供一种存储器链路的设计装置，所述存储器链路为双倍数据率同步动态随机存取存储器DDR所在的链路，所述存储器链路包括主控芯片和多个顶底贴颗粒组，所述设计装置包括：
[0030]第一确定模块，用于基于各个顶底贴颗粒组到所述主控芯片的走线长度，确定距离所述主控芯片最近的第一顶底贴颗粒组，所述第一顶底贴颗粒组包括处于电路板顶层的第一颗粒和处于电路板底层的第二颗粒；
[0031]第二确定模块，用于确定从所述第一颗粒到主干分支过孔的第一顶层走线，从所述第二颗粒到所述主干分支过孔的第一底层走线；
[0032]第三确定模块，用于通过测量所述主干分支过孔中走线，确定所述主干分支过孔中所述第一颗粒对应的第一过孔走线距离，以及所述主干分支过孔中所述第二颗粒对应的第二过孔走线距离；
[0033]第四确定模块，用于基于所述第一过孔走线距离和所述第二过孔走线距离，调整所述第一顶层走线和/或所述第一底层走线，确本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器链路的设计方法，所述存储器链路为双倍数据率同步动态随机存取存储器DDR所在的链路，所述存储器链路包括主控芯片和多个顶底贴颗粒组，其特征在于，所述设计方法包括：基于各个顶底贴颗粒组到所述主控芯片的走线长度，确定距离所述主控芯片最近的第一顶底贴颗粒组，所述第一顶底贴颗粒组包括处于电路板顶层的第一颗粒和处于电路板底层的第二颗粒；确定从所述第一颗粒到主干分支过孔的第一顶层走线，从所述第二颗粒到所述主干分支过孔的第一底层走线；通过测量所述主干分支过孔中走线，确定所述主干分支过孔中所述第一颗粒对应的第一过孔走线距离，以及所述主干分支过孔中所述第二颗粒对应的第二过孔走线距离；基于所述第一过孔走线距离和所述第二过孔走线距离，调整所述第一顶层走线和/或所述第一底层走线，确定所述第一颗粒对应的第二顶层走线和所述第二颗粒对应的第二底层走线；所述第一过孔走线距离与所述第二顶层走线的距离之和，相比于所述第二过孔走线距离与所述第二底层走线的距离之和，两者之间的差距小于预设误差值。2.根据权利要求1所述存储器链路的设计方法，其特征在于，所述第一顶层走线与所述第一底层走线之间的差距小于所述预设误差值，所述基于所述第一过孔走线距离和所述第二过孔走线距离，调整所述第一顶层走线和/或所述第一底层走线，确定所述第一颗粒对应的第二顶层走线和所述第二颗粒对应的第二底层走线，包括：比较所述第一过孔走线距离和所述第二过孔走线距离之间的大小；在所述第一过孔走线距离大于所述第二过孔走线距离的情况下，确定顶层走线补偿值为0以及确定底层走线补偿值为所述第一过孔走线距离与所述第二过孔走线距离之差的绝对值；或，在所述第一过孔走线距离等于所述第二过孔走线距离的情况下，确定顶层走线补偿值为0以及确定底层走线补偿值为0；或，在所述第一过孔走线距离小于所述第二过孔走线距离的情况下，确定顶层走线补偿值为所述第一过孔走线距离与所述第二过孔走线距离之差的绝对值，以及确定底层走线补偿值为0；在所述顶层走线补偿值大于0的情况下，基于所述顶层走线补偿值和所述第一顶层走线，对外表层走线进行延长，确定所述第一颗粒对应的第二顶层走线；或，在所述底层走线补偿值大于0的情况下，基于所述底层走线补偿值和所述第一底层走线，对外表层走线进行延长，确定所述第二颗粒对应的第二底层走线。3.根据权利要求2所述存储器链路的设计方法，其特征在于，所述对外表层走线进行延长，包括：若目标走线补偿值大于0，则在目标走线补偿值对应的待补偿走线中确定至少一个补偿区段，所述目标走线补偿值为所述顶层走线补偿值或所述底层走线补偿值，在所述目标走线补偿值为所述顶层走线补偿值的情况下，所述待补偿走线为所述第一顶层走线，在所述目标走线补偿值为所述底层走线补偿值的情况下，所述待补偿走线为所述第一底层走线；
基于所述目标走线补偿，确定各个补偿区段对应的区段补偿值，各个补偿区段对应的区段补偿值之和等于所述目标走线补偿值；针对各个补偿区段，在补偿区段的区段起始点和区段终止点之间，基于区段补偿值，通过绕线方...

【专利技术属性】
技术研发人员：宋焱成，梁磊，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：