分块式平面光电计算成像系统技术方案

本申请涉及光学成像领域，具体涉及一种分块式平面光电计算成像系统。该系统包括透镜阵列和芯片组件，芯片组件包括依次设置的封装阵列、波导阵列、相移模块、干涉模块和分光模块，透镜阵列通过光纤阵列与至少两个芯片组件的封装阵列连接，透镜阵列包括多个线性排列的透镜，每一个透镜与光纤阵列中的一根光纤的入射端连接，一根光纤的出射端可与一个封装引脚连接，构成基线的透镜对可通过对应的光纤与一个芯片组件中相邻的两个封装引脚一一对应连接。该系统中，波导阵列和透镜阵列之间经过了光纤阵列，波导阵列的间距可以缩小，芯片组件的排列和透镜的排列不再具有相关性，N条基线连接的芯片可以分成几个部分，以压缩芯片组件大小，降低制备难度。降低制备难度。降低制备难度。

【技术实现步骤摘要】
分块式平面光电计算成像系统


[0001]本申请涉及光学成像
，具体涉及一种分块式平面光电计算成像系统。

技术介绍

[0002]传统的成像手段，容易受到透镜制作工艺的影响。想要提高成像的分辨率以及成像距离，就必须增加透镜的口径，然而大口径的透镜制备越发困难。基于这个困难，本领域技术人员开发了一种基于干涉成像的远距离、大视角的成像方法，即分块式平面光电侦查成像技术(Segmented Planar Imaging Detector for Electro
‑
optical Reconnaissance，SPIDER)。现在的基于干涉成像的分块式平面光电侦查成像器件在结构上有两个劣势：(1)、制备工艺困难。为了增加基线数量，透镜数量增加，波导数量增加，在波导间距不变的情况下，导致芯片尺寸增大，工艺难度增加；在芯片内部存在波导交叉排列的情况，一旦存在交叉，就需要采取分层制备光通路的做法，这种做法将整个芯片分了至少三层，相比于单层工艺，工艺步骤多了三倍，工艺时间大大增加，工艺稳定性下降，工艺难度增加。(2)、过程损耗大。耦合损耗大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分块式平面光电计算成像系统，包括透镜阵列和芯片组件，其特征在于：所述芯片组件包括沿光路依次设置的封装阵列、波导阵列、相移模块、干涉模块和分光模块，所述透镜阵列通过光纤阵列与至少两个芯片组件的封装阵列连接，其中，所述透镜阵列包括多个线性排列的透镜，每一个透镜与光纤阵列中的一根光纤的入射端连接，每个芯片组件中的封装阵列包括2N个封装引脚，一根光纤的出射端可与一个封装引脚连接，构成基线的透镜对可通过对应的光纤与一个芯片组件中相邻的两个封装引脚一一对应连接，每个芯片组件中的相移模块包括2N个调相器，同一个芯片组件中，各封装引脚与各调相器通过波导阵列中的波导按排列顺序一一对应连接，每个芯片组件中的干涉模块包括N个多模干涉耦合器，同一个芯片组件中，每两个相邻的调相器与一个多模干涉耦合器按排列顺序连接，其中，N为大于等于2的正整数。2.根据权利要求1所述的分块式平面光电计算成像系统，其特征在于：同一个芯片组件中，每个调相器通过一根波导与对应的一个多模干涉耦合器连接，连接调相器与多模干涉耦合器的波导之间无交叠，且位于芯片组件的同一层中。3.根据权利要求1所述的分块式平面光电计算成像系统，其特征在于：每个芯片组件中的分光模块包括N个阵列波导光栅，同一个芯片组件中，各多模干涉耦合器与各阵列波导光栅...

【专利技术属性】
技术研发人员：罗先刚，郭迎辉，唐涛，邹放，李雄，
申请(专利权)人：天府兴隆湖实验室，
类型：发明
国别省市：