一种低噪声直接数字式频率合成系统技术方案

本实用新型专利技术公开了一种低噪声直接数字式频率合成系统，包括锁相环模块PLL、直接数字式频率合成模块DDS、滤波模块、输出连接器和中央处理单元；其中，所述锁相环模块PLL的时钟信号输出端与所述直接数字式频率合成模块DDS的时钟信号输入端连接，所述直接数字式频率合成模块DDS和所述锁相环模块PLL的控制信号输入端分别与所述中央处理单元各自对应的控制信号输出端连接。通过采用锁相环模块PLL为直接数字式频率合成模块DDS提供低噪声、稳定的高频率时钟参考信号，使得量化过程中产生的噪声低，从而改善频率合成系统的输出时钟信号杂散指标，提高了输出时钟信号的噪声指标。提高了输出时钟信号的噪声指标。提高了输出时钟信号的噪声指标。

【技术实现步骤摘要】
一种低噪声直接数字式频率合成系统


[0001]本技术涉及频率合成系统
，具体来说，涉及一种低噪声直接数字式频率合成系统。

技术介绍

[0002]频率合成技术是指由一个或几个高度稳定的参考源通过加、减、乘、除基本运算来产生一系列离散频率的技术。通信系统的不断发展对信号源的频率提出了越来越高的要求。低相位噪声、高频谱纯度、高捷变速率和高频率分辨率的频率合成器已经成为频率合成技术发展的主要趋势。
[0003]锁相环频率合成技术是一种比较成熟的频率合成技术,它有杂散抑制性能好、输出频带宽的优点，但其频率转换速度慢，频率分辨率不高。由于其全数字的结构，存在输出带宽窄和杂散抑制差的缺点。
[0004]针对相关技术中的问题，目前尚未提出有效的解决方案。

技术实现思路

[0005]针对相关技术中的问题，本技术提出一种低噪声直接数字式频率合成系统，以克服现有相关技术所存在的上述技术问题。
[0006]为此，本技术采用的具体技术方案如下：
[0007]一种低噪声直接数字式频率合成系统，包括锁相环模块PLL、直接数字式频率合成模块DDS、滤波模块、输出连接器和中央处理单元；
[0008]其中，所述锁相环模块PLL的时钟信号输出端与所述直接数字式频率合成模块DDS的时钟信号输入端连接，所述直接数字式频率合成模块DDS和所述锁相环模块PLL的控制信号输入端分别与所述中央处理单元各自对应的控制信号输出端连接，所述直接数字式频率合成模块DDS的信号输出通过所述滤波模块滤波后作为频率合成系统的输出信号。
[0009]作为优选的，所述锁相环模块PLL可以根据所述中央处理单元，既可以工作在自由震荡模式，也可以工作在锁定输入参考时钟的相位模式。
[0010]作为优选的，所述锁相环模块PLL其内部包含高阶低通滤波器，可以滤除高阶的频谱分量，从而为所述直接数字式频率合成模块DDS的提供纯净的时钟参考信号。
[0011]作为优选的，所述直接数字式频率合成模块DDS支持48bit频率调谐字FTW，步进可低于4μHz，可以进一步的降低噪声输出。
[0012]作为优选的，所述滤波模块为7阶低通无源椭圆滤波器，滤波器能进一步的去掉输出信号中的噪声。
[0013]作为优选的，所述输出连接器为50ohm射频同轴连接器。
[0014]本技术的有益效果为：通过采用锁相环模块PLL为直接数字式频率合成模块DDS提供低噪声、稳定的高频率时钟参考信号，使得量化过程中产生的噪声低，从而改善频率合成系统的输出时钟信号杂散指标，提高了输出时钟信号的噪声指标。
附图说明
[0015]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是根据本技术实施例的一种低噪声直接数字式频率合成系统的结构示意图。
[0017]图中：
[0018]1、锁相环模块PLL；2、直接数字式频率合成模块DDS；3、滤波模块；4、输出连接器；5、中央处理单元。
具体实施方式
[0019]为进一步说明各实施例，本技术提供有附图，这些附图为本技术揭露内容的一部分，其主要用以说明实施例，并可配合说明书的相关描述来解释实施例的运作原理，配合参考这些内容，本领域普通技术人员应能理解其他可能的实施方式以及本技术的优点，图中的组件并未按比例绘制，而类似的组件符号通常用来表示类似的组件。
[0020]根据本技术的实施例，提供了一种低噪声直接数字式频率合成系统。
[0021]实施例一；
[0022]如图1所示，根据本技术实施例的低噪声直接数字式频率合成系统，包括锁相环模块PLL1、直接数字式频率合成模块DDS2、滤波模块3、输出连接器4和中央处理单元5；
[0023]其中，所述锁相环模块PLL1的时钟信号输出端与所述直接数字式频率合成模块DDS2的时钟信号输入端连接，所述直接数字式频率合成模块DDS2和所述锁相环模块PLL1的控制信号输入端分别与所述中央处理单元5各自对应的控制信号输出端连接，所述直接数字式频率合成模块DDS2的信号输出通过所述滤波模块3滤波后作为频率合成系统的输出信号。
[0024]实施例二；
[0025]如图1所示，所述锁相环模块PLL1可以根据所述中央处理单元5，既可以工作在自由震荡模式，也可以工作在锁定输入参考时钟的相位模式。
[0026]所述锁相环模块PLL1其内部包含高阶低通滤波器，可以滤除高阶的频谱分量，从而为所述直接数字式频率合成模块DDS2的提供纯净的时钟参考信号。
[0027]所述直接数字式频率合成模块DDS2支持48bit频率调谐字FTW，步进可低于4μHz，可以进一步的降低噪声输出。
[0028]所述滤波模块3为7阶低通无源椭圆滤波器，滤波器能进一步的去掉输出信号中的噪声。
[0029]所述输出连接器4为50ohm射频同轴连接器。
[0030]综上所述，借助于本技术的上述技术方案，通过采用锁相环模块PLL为直接数字式频率合成模块DDS提供低噪声、稳定的高频率时钟参考信号，使得量化过程中产生的噪声低，从而改善频率合成系统的输出时钟信号杂散指标，提高了输出时钟信号的噪声指标。
[0031]以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本
技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。
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【技术保护点】

【技术特征摘要】
1.一种低噪声直接数字式频率合成系统，其特征在于，包括锁相环模块PLL(1)、直接数字式频率合成模块DDS(2)、滤波模块(3)、输出连接器(4)和中央处理单元(5)；其中，所述锁相环模块PLL(1)的时钟信号输出端与所述直接数字式频率合成模块DDS(2)的时钟信号输入端连接，所述直接数字式频率合成模块DDS(2)和所述锁相环模块PLL(1)的控制信号输入端分别与所述中央处理单元(5)各自对应的控制信号输出端连接，所述直接数字式频率合成模块DDS(2)的信号输出通过所述滤波模块(3)滤波后作为频率合成系统的输出信号。2.根据权...

【专利技术属性】
技术研发人员：董树兵，陈波，白岩，
申请(专利权)人：深圳市夏光时间技术有限公司，
类型：新型
国别省市：