半导体封装结构及其工艺与表面粘着型半导体封装结构制造技术

一种半导体封装结构及其工艺。此封装包括芯片座、多个引脚、芯片、封装胶体以及保护层。芯片座包括上倾斜部、下倾斜部以及以凹穴底部定义凹穴的周围边缘区域。每一引脚具有上倾斜部与下倾斜部。芯片配置于凹穴底部且电性连接至引脚。封装胶体形成于芯片与引脚上，且实质上填充于凹穴并实质上覆盖芯片座与引脚的上倾斜部。芯片座与引脚的下倾斜部至少部分从封装胶体的下表面向外延伸。保护层实质上覆盖至少一引脚的下倾斜部与下表面。

【技术实现步骤摘要】

本专利技术是有关于一种半导体芯片封装，且特别是有关于一种具有一保护层以提高表面粘着(surface m'oimting)的进阶式四方扁平无引脚封装结 构(advanced Quad Flat No Lead, aQFN)及其工艺。
技术介绍
由于使用者对于小尺寸芯片的处理能力的需求越来越大，因此半导体 芯片也变得更加复杂。为了解决上述的问题，封装技术逐渐发展，举例而 说，由增加引脚密度来降低一封装体固定在一印刷电路板上的覆盖面积。 此外，有些封装技术，例如四方扁平无引脚封装(Quad Flat No Lead, QFN)，可由提供多行的内引脚与外引脚连接至一导线架的一可拋弃部，来增加引 脚密度。然而，这类的导线架的制作方式很难达成两行以外的引脚，因此 当使用者对于导线架的引脚密度的需求越来越高时，如何利用封装技术来 形成所需的引脚密度，实为一待解决的问题。此外，除了增加引脚密度之外，使用者更希望能由其它的方式来降低 封装体的大小，例如是降低封装体的高度。同时，也希望能维持一封装胶 体与引脚之间的结合力(iDolc] locking),并促进封装体能由表面粘着技术 接合于一印刷电路板上。当然，也可以制定一符合上述的这些目的的封装 工艺。然而，目前现有的封装技术只能符合上述其中一些目的，而不符合 多数或是所有的目的。
技术实现思路
本专利技术提出一种半导体封装结构，其包括芯片座、多个引脚、半导体 芯片、封装胶体以及保护层。芯片座包括具有上表面且以凹穴底部定义凹穴的周围边缘区域、配置邻接于周围边缘区域的上表面且面向远离凹穴的 上倾斜部，以及配置邻接于上倾斜部且面向远离凹穴的下倾斜部。这些引 脚围绕芯片座，且每一引脚包括上表面、下表面、配置邻接于每一引脚的 上表面的上倾斜部以及配置邻接于每一引脚的下表面的下倾斜部。半导体 芯片配置于凹穴底部且电性连接至这些引脚。封装胶体形成于半导体芯片 与这些引脚上，以实质上填充于凹穴且实质上覆盖芯片座的上倾斜部与这 些引脚的这些上倾斜部，而芯片座的下倾斜部与这些引脚的这些下倾斜部 至少部分从封装胶体的下表面向外延伸。保护层实质上覆盖至少这些引脚 之一的下倾斜部与下表面。本专利技术提出一种半导体封装结构的工艺。首先，提供金属承载板。金 属承载板包括下表面、具有芯片放置区的上表面、多个环绕芯片放置区周 围凸块、第一金属镀层与第二金属镀层。每一周围凸块具有上表面，第一 金属镀层形成于这些周围凸块的这些上表面上。第二属镀层形成于对应芯 片放置区下方与这些周围凸块下方的金属承载板的下表面上。接着，贴附 半导体芯片于芯片放置区。电性连接半导体芯片至这些周围凸块。形成封 装胶体于半导体芯片与这些周围凸块上。之后，蚀刻第二金属镀层之外的 金属承载板的下表面的区域，以使这些周围凸块与芯片放置区分离而形成 多个引脚与芯片座，每一引脚具有配置邻接于每一引脚的下表面的倾斜蚀 刻区，芯片座具有配置邻接于芯片座的下表面的倾斜蚀刻区，芯片座的倾 斜蚀刻区与这些引脚的这些倾斜蚀刻区至少部分从封装胶体的下表面向 外延伸。最后，实质上覆盖焊料膏至少这些引脚之一的倾斜蚀刻区与下表 面。本专利技术提出一种表面粘着型半导体封装结构，其包括芯片座、多个引 脚、半导体芯片、封装胶体、印刷电路板以及第一焊料凸块。芯片座包括 基部与突出部，其中基部具有上表面与下表面，突出部具有上表面且从基 部向上延伸并配置邻接于基部的周围边缘。这些引脚环绕芯片座，且至少 这些引脚其中之一具有第一尖端的第一侧表面。半导体芯片配置于基部的 上表面且电性连接至这些引脚。封装胶体形成于半导体芯片与这些引脚 上，以实质上覆盖基部的上表面与第一尖端上方的第一侧表面的至少一上 部分，而第一尖端下方的第一侧表面的至少一下部分突出于封装胶体的下表面。第一焊料凸块实质上覆盖第一尖端下方的第一侧表面的下部分，其 中第一焊料凸块用以将第一尖端下方的第一侧表面的下部分贴附于印刷电路板上。此外，第一侧表面的下部分突出于封装胶体的下表面的隔开距 离介于至少这些引脚之一厚度的20%至50%之间。附图说明为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配 合附图作详细说明如下，其中图1为本专利技术的一实施例的一种半导体封装结构的剖面示意图。 图2为本专利技术的一实施例的一种芯片座的放大剖面示意图。 图3为本专利技术的一实施例的一种引脚的放大剖面示意图。 图4为本专利技术的一实施例的一种金属承载板的一部分的上视图。图5绘示本专利技术的一实施例的一种金属承载板的工艺。图6绘示本专利技术的一实施例的一种半导体封装结构的工艺。图7绘示本专利技术的一实施例的一种具有多堆栈芯片的半导体封装结构的工艺。图8绘示本专利技术的一实施例的一种半导体封装结构进行表面粘着工艺 的流程示意图。图9绘示本专利技术的另一实施例的一种半导体封装结构进行表面工艺的 流程示意图。具体实施例方式图1为本专利技术的一实施例的一种半导体封装结构的剖面示意图。在本 实施例中，封装体100包括一具有一周围边缘区域114的芯片座101，其 中周围边缘区域114以一凹穴底部112定义出一凹穴111。周围边缘区域 114可完全地环绕凹穴111，但于其它实施例中，周围边缘区域114亦可 部分地环绕凹穴lll。凹穴底部112具有一中心部112a。凹穴底部112也 可包括一环绕中心部112a的凹陷部112b。中心部112a例如是位于凹穴底 部112的中央，但当凹陷部112b的宽度不一致时，中心部112a亦可不位 于凹穴底部112的中央。凹陷部112b可完全地可完全地环绕中心部112a，但于其它实施例中，凹陷部112b亦可部分地环绕中心部112a。芯片102 由一粘着层(未绘示)贴附于凹穴底部112。粘着层例如是一导电粘着材料 或一非导电粘着材料，其中非导电粘着材料例如是非导电环氧树脂 (印oxy)。在本实施例中，芯片102贴附于中心部112a。芯片102的主动 面上的多个焊垫106通过多条焊线104电性连接至这些引脚171与至少部 分周围边缘区域114。这些引脚171例如是完全环绕或部分地环绕芯片座 101。图2为本专利技术的一实施例的一种芯片座的放大剖面示意图。在本实施 例中，芯片座101具有一侧表面208，其中侧表面208可完全地或部分地 延伸环绕于芯片座IOI的一周长。图2中，侧表面208包括一配置邻接于 周围边缘区域114的一上表面151且面向远离凹穴111的上倾斜部208c。 侧表面208也包括一配置邻接于上倾斜部208c且面向远离凹穴111的下 倾斜部208a。周围边缘区域114亦包括一配置邻接于上表面151且朝着凹 穴111的上倾斜部218。芯片座101的侧表面208的上倾斜部208c与下倾 斜部208a以及周围边缘区域114的上倾斜部218可以是直线或曲线，且 不垂直于周围边缘区域114的上表面151。侧表面208亦包括一尖端208b。图3为本专利技术的一实施例的一种引脚的放大剖面示意图。在本实施例 中，引脚171包括一侧表面308，其中侧表面308可完全地或部分地延伸 环绕于引脚171的一周长。于图3中，侧表面308包括一配置邻接于引脚 171的一上表面155的上倾斜部308c。侧表面308亦包括一配置邻接于引 脚171的一下表面157的下倾斜部308本文档来自技高网...

【技术保护点】
一种半导体封装结构，包括：　芯片座，包括：　周围边缘区域，具有上表面，且以凹穴底部定义出凹穴；　上倾斜部，配置邻接于该周围边缘区域的该上表面，且面向远离该凹穴；　下倾斜部，配置邻接于该上倾斜部，且面向远离该凹穴；多个引脚，围绕该芯片座，其中各该引脚包括：　上表面；　下表面；　上倾斜部，配置邻接于各该引脚的该上表面；　下倾斜部，配置邻接于各该引脚的该下表面；　第一半导体芯片，配置于该凹穴底部且电性连接至所述引脚；封装胶体，形成于该第一半导体芯片与所述引脚上，以填充于该凹穴且覆盖该芯片座的该上倾斜部与所述引脚的所述上倾斜部，该芯片座的该下倾斜部与所述引脚的所述下倾斜部至少部分从该封装胶体的下表面向外延伸；以及　保护层，覆盖至少所述引脚之一的该下倾斜部与该下表面。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈建文，曾安实，赖逸少，张效铨，蔡宗岳，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]