半导体结构的制造方法技术

一种半导体结构的制造方法包括：在位元线之间形成半导体层；图案化半导体层以形成多个单元接触和沟槽，其中沟槽隔开两个单元接触；在沟槽中形成隔离层。半导体层可形成在位元线之间，使得位元线之间可不形成牺牲层。可省略形成牺牲层的工艺以节省制造成本及时间。由于半导体层形成在形成隔离层之前，因此在形成半导体层时不会形成空隙。导体层时不会形成空隙。导体层时不会形成空隙。

【技术实现步骤摘要】
半导体结构的制造方法


[0001]本揭露关于一种半导体结构的制造方法。

技术介绍

[0002]一般而言，单元接触(cell contact，CC)工艺通常在位元线之间会填充牺牲层。接着，湿蚀刻牺牲层以形成第一开口。隔离层可形成在第一开口中。接着，可去除牺牲层以形成第二开口。可在第二开口中形成半导体层。由于现有工艺包括形成牺牲层的步骤，因此将增加制造成本。此外，由于半导体层形成于第二开口中，因此形成半导体层的面积较小，使得可能在形成半导体层时形成空隙，将不益于半导体结构。

技术实现思路

[0003]本揭露的一技术态样为一种半导体结构的制造方法。
[0004]根据本揭露一实施方式，一种半导体结构的制造方法包括：在位元线之间形成半导体层；图案化半导体层以形成多个单元接触和沟槽，其中沟槽隔开两个单元接触；在沟槽中形成隔离层。
[0005]在本揭露一实施方式中，上述方法还包括：回蚀半导体层；以及抛光半导体层。
[0006]在本揭露一实施方式中，上述形成单元接触后形成隔离层。
[0007]在本揭露一实施方式中，上述在沟槽中形成隔离层包括：形成隔离层以覆盖单元接触及位元线，其中隔离层填充沟槽；以及回蚀隔离层以暴露单元接触。
[0008]在本揭露一实施方式中，上述回蚀隔离层使得位元线不被隔离层覆盖。
[0009]在本揭露一实施方式中，上述形成半导体层使用化学气相沉积(chemical vapor deposition，CVD)。
[0010]在本揭露一实施方式中，上述半导体层的材质包括多晶硅。
[0011]在本揭露一实施方式中，上述单元接触形成在主动区上，且浅沟槽隔离围绕主动区。
[0012]在本揭露一实施方式中，上述图案化半导体层，使得单元接触的宽度在20nm至40nm之间。
[0013]在本揭露一实施方式中，上述隔离层的宽度在25nm至45nm之间。
[0014]在本揭露一实施方式中，上述方法还包括在位元线的多个侧壁上形成介电层。
[0015]在本揭露一实施方式中，上述介电层的宽度在2nm至5nm之间。
[0016]在本揭露一实施方式中，上述形成介电层使用原子层沉积(atomic layer deposition，ALD)，且形成隔离层使用化学气相沉积(CVD)。
[0017]在本揭露一实施方式中，上述介电层及隔离层的材质包括氮化硅。
[0018]在本揭露一实施方式中，上述隔离层的顶面大致共平面于位元线的顶面、介电层的顶面以及单元接触的顶面。
[0019]在本揭露上述实施方式中，由于半导体层直接形成在位元线之间，因此位元线之
间将不需形成牺牲层，进而可省略形成牺牲层的工艺，因此可节省制造成本及时间。此外，由于半导体层形成在形成隔离层之前，因此可提供更大面积以形成半导体层，进而在形成半导体层时不会形成空隙，有益于半导体结构。
附图说明
[0020]当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施方式。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
[0021]图1绘示根据本揭露一实施方式的半导体结构的上视图。
[0022]图2绘示图1的半导体结构沿线段2
‑
2的剖面图。
[0023]图3绘示根据本揭露一实施方式的半导体结构的制造方法的流程图。
[0024]图4至图9绘示根据本揭露一实施方式的半导体结构的制造方法在不同阶段的上视图。
具体实施方式
[0025]以下揭示的实施方式内容提供了用于实施所提供的目标的不同特征的许多不同实施方式或实例。下文描述了元件和布置的特定实例以简化本案。当然，该等实例仅为实例且并不意欲作为限制。此外，本案可在各个实例中重复元件符号及/或字母。此重复用于简便和清晰的目的，且其本身不指定所论述的各个实施方式及/或配置之间的关系。
[0026]诸如“在
……
下方”、“在
……
之下”、“下部”、“在
……
之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向以外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。
[0027]图1绘示根据本揭露一实施方式的半导体结构100的上视图。图2绘示图1的半导体结构100沿线段2
‑
2的剖面图。同时参照图1与图2，半导体结构100包括基板110、位元线120、介电层130、多个单元接触140和隔离层150。基板110包括主动区112、非主动区114和浅沟槽隔离116。基板110的主动区112和浅沟槽隔离116被基板110的非主动区114围绕。基板110的非主动区114可由包括氮化硅的材料制成。介电层130位于位元线120的侧壁122上。举例来说，介电层130可形成在位元线120之间，并且可蚀刻介电层130使得介电层130位于位元线120的侧壁122上。在一些实施方式中，介电层130的宽度W1在2纳米(nm)到5纳米(nm)之间。介电层130可为位元线120提供保护效果，使得位元线120在执行其他工艺时不会受到损害。介电层130可由包括氮化硅的材料制成。
[0028]此外，单元接触140位于位元线120(见图1)之间并且在主动区112上方，主动区112被基板110的非主动区114和浅沟槽隔离116围绕(见图2)。单元接触140的宽度W2在20nm到40nm之间。单元接触140可提供导电效果以与电晶体(未示出)电性连接。隔离层150位于单元接触140之间(见图1)，并且隔离层150位于基板110的非主动区114上方(见图2)。隔离层150可由包括氮化硅的材料制成。隔离层150的宽度W3在25nm至45nm之间。隔离层150可为单元接触140提供隔离效果。
[0029]已叙述的元件连接关系与材料将不重复赘述，合先叙明。在以下叙述中，将说明半导体结构的形成方法。
[0030]图3绘示根据本揭露一实施方式的半导体结构的制造方法的流程图。半导体结构的形成方法包括下列步骤。首先在步骤S1中，在位元线之间形成半导体层。接着在步骤S2中，图案化半导体层以形成多个单元接触和沟槽，其中沟槽隔开两个单元接触。之后在步骤S3中，在沟槽中形成隔离层。在以下叙述中，将详细说明上述各步骤。
[0031]图4至图9绘示根据本揭露一实施方式的半导体结构的制造方法在不同阶段的剖面图。请参照图4，首先，制造方法还包括在位元线120的侧壁122上形成介电层130。在一些实施方式中，介电层130可由包括氮化硅的材料制成。可通过原子层沉积(ALD)形成介电层130。举例来说，介电层130可形成在位元线120之间，并且可蚀刻介本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包含：在多个位元线之间形成半导体层；图案化该半导体层以形成多个单元接触和多个沟槽，其中所述多个沟槽的其中一者隔开所述多个单元接触的其中两者；以及在所述多个沟槽中形成隔离层。2.根据权利要求1所述的方法，其中，还包含：回蚀该半导体层；以及抛光该半导体层。3.根据权利要求1所述的方法，其中形成所述多个单元接触后形成该隔离层。4.根据权利要求1所述的方法，其中在所述多个沟槽中形成该隔离层包含：形成该隔离层以覆盖所述多个单元接触及所述多个位元线，其中该隔离层填充所述多个沟槽；以及回蚀该隔离层以暴露所述多个单元接触。5.根据权利要求4所述的方法，其中回蚀该隔离层使得所述多个位元线不被该隔离层覆盖。6.根据权利要求1所述的方法，其中形成该半导体层使用化学气相沉积。7.根据权利要求1所述的方法，其中该半导体层的材质包...

【专利技术属性】
技术研发人员：龚耀雄，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：