【技术实现步骤摘要】
本专利技术的实施例涉及微处理器体系结构。更具体地说，本专利技术的实施 例涉及通过实现专有读取(read-for-ownership)的乱序发射和更有效地使 用存储缓冲器延迟周期来提高微处理器中的存储性能的方法和装置。
技术介绍
微处理器一般通过被称为"前端总线"(FSB)的共享计算机系统总 线来与计算机系统进行通信。但是，由于微处理器性能被提高而且计算机 系统使用沿着同一 FSB互连的多个处理器，所以FSB已经成为性能瓶 颈。解决这个问题的一个方法是在多处理器系统中的各个处理器之间使用 点到点(PtP)链路。PtP链路一般被实现为多处理器网络中各个处理器的 专用总线踪迹(trace)。虽然典型PtP链路比FSB提供更大的吞吐率，但 是PtP链路的延迟可能比FSB的延迟更大。PtP的延迟尤其可能会影响微处理器执行存储操作的性能，特别是在 其存储操作之间要求强有序的微处理器体系结构中更是这样。例如，因为 要求强有序，所以在后来的存储操作可以被处理器发射之前，先前发射的 存储操作对于系统中的其它总线代理来说一般必须是可访问的，或至少是 可检测到的。操作(例如存储、载入...
【技术保护点】
一种具有强有序指令体系结构的处理器，包括： 存储缓冲器，不论先于第二数据值从所述存储缓冲器中被读取的第一数据值是否已经变为可被全局观测，所述第二数据值都从所述存储缓冲器中被读取并被存储到缓存中；以及 全局观测存储缓冲器，用于当所 述第一和第二数据值变为可被全局观测之后，仅存储所述第一和第二数据值，其中 所述全局观测存储缓冲器包括对应于每个将要被存储在所述全局观测存储缓冲器中的数据值的索引字段。
【技术特征摘要】
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【专利技术属性】
技术研发人员：弗拉基米尔彭特科维克西，岑玲，维韦克加尔格，迪普布什，戴维赵，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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