分析集成电路时序变化制造技术

本公开涉及分析集成电路时序变化。在电路设计测试期间，在测试环境的计算机实现的方法中使用自适应时钟模型和电压噪声模型，以确定电压变化和自适应时钟对电路设计时序的动态影响。计算机实现的方法使用结合了基于图的方法和基于路径的方法的混合阶段，也可以将其结合到测试环境中，以便最大化电路设计的测试性能。能。能。

【技术实现步骤摘要】
分析集成电路时序变化


[0001]本专利技术涉及电路设计和实现，并且更具体地分析电路设计的时序。

技术介绍

[0002]分析集成电路设计的时序对于基于该设计构建的集成电路的正常运行是必不可少的。然而，用于确定时序的当前方法存在精度或性能不足的问题。当前的静态时序分析方法在分析整个芯片时具有高性能，但会牺牲精度，因为简化的静态模型会失去噪声和自适应时钟的动态影响。当前的动态分析方法(例如spice)具有精确的动态噪声和时钟模型，但性能非常有限。这些方法仅在分析一小部分仅代表设计一小部分的选定路径时才实用，这在用于签署整个芯片设计时会产生过度概括的风险。所需要的是一种高性能方法，该方法能够实际执行整个芯片时序变化分析，而不会牺牲噪声和自适应时钟模型的精确动态影响。
[0003]附图的简要说明
[0004]图1示出了根据实施例的用于在考虑电压噪声的同时执行电路测试的方法的流程图；
[0005]图2示出了根据实施例的用于使用混合方法执行电路测试的方法的流程图；
[0006]图3示出了根据实施例的示例性动态测试环境；
[0007]图4示出了示例性系统，其中可以实现各种先前实施例的各种架构和/或功能；
[0008]图5为示出被配置为实现各个实施例的一个或更多个方面的计算机系统的框图。
具体实施方式
[0009]在电路设计的测试期间，自适应时钟模型和电压噪声模型在用于测试环境的计算机实现的方法中被利用，以便确定电压变化和噪声感知自适应时钟对电路设计时序的动态影响。在计算机实现的方法中，还可以将结合了基于图的方法和基于路径的方法的混合阶段结合到测试环境中，以便最大化电路设计的测试性能。
[0010]图1示出了根据一个实施例的用于在考虑电压噪声的同时执行电路测试的方法100的流程图。尽管方法100是在处理单元的上下文中描述的，但是方法100也可以由程序、定制电路或由定制电路和程序的组合来执行。例如，方法100可以由GPU(图形处理单元)、CPU(中央处理单元)或任何处理元件来执行。此外，本领域普通技术人员将理解执行方法100的任何系统都在本专利技术实施例的范围和精神内。
[0011]如操作102所示，确定电路设计的时序，其中在确定时序时使用自适应时钟模型和电压噪声模型。在一个实施例中，电路设计可以包括用于数字集成电路的设计。例如，数字集成电路可以包括微处理器。
[0012]另外，在一个实施例中，电路设计的时序可以在诸如测试模块的模拟环境中在电路设计的测试(例如，电路设计的性能分析)期间确定。例如，在模拟环境中，可以向电路设计供电，并且可以响应于供电来确定电路设计的时序。
[0013]此外，在一个实施例中，确定电路设计的时序可以包括在向电路设计供电之后的一个或更多个步骤处测量电路设计内的延迟。在另一个实施例中，使用自适应时钟模型可以包括使用先前周期电源噪声。例如，在测试电路设计的每个时钟周期期间，可以识别前一个周期的电源噪声。在另一个示例中，可以在测试期间使用该电源噪声来动态确定周期的时段并确定周期开始时间(例如，在电路设计的时钟发生器根引脚处)。
[0014]更进一步地，在一个实施例中，电压噪声模型可以包括一个或更多个电源的原始电源噪声波形。例如，波形可以由物理电压源(例如，电源)产生。在另一个示例中，可以在测试期间(例如，在确定电路设计的时序时)使用波形代替固定电压。在另一个实施例中，当在时序测试期间计算门延迟时，可以检查波形以确定门的实际工作电压(例如，在信号到达门输入引脚时)。
[0015]此外，在一个实施例中，利用电压噪声模型，可以确定围绕实际操作电压的三个电压转角(voltage corner)。例如，可以在那些电压转角处确定三个门延迟。在另一个示例中，可以将二次插值应用于这些门延迟以确定电路设计在给定电压下的实际门延迟。
[0016]此外，在一个实施例中，可以基于确定的时序来调整电路设计。例如，在执行测试之后，可以调整电路设计以改变电路设计的时序。在另一个实施例中，可以基于电路设计来构建硬件电路。
[0017]这样，可以在电路设计的测试期间确定电压变化和电源噪声对电路设计时序的动态影响。这可以导致在测试期间对电路设计进行更准确的时序确定，其可以提高利用该电路设计构造的所得电路的性能。
[0018]现在将阐述关于可以根据用户的需要实现前述框架的各种可选架构和特征的更多说明性信息。应强烈注意，以下信息仅用于说明目的，不应解释为以任何方式进行限制。在排除或不排除所描述的其他特征的情况下，可以任选地结合以下任何特征。
[0019]图2示出了根据一个实施例的用于使用混合方法执行电路测试的方法200的流程图。虽然方法200是在处理单元的上下文中描述的，但是方法200也可以由程序、定制电路或由定制电路和程序的组合来执行。例如，方法200可以由GPU(图形处理单元)、CPU(中央处理单元)或任何处理元件来执行。此外，本领域普通技术人员将理解执行方法200的任何系统都在本专利技术实施例的范围和精神内。
[0020]如操作202所示，确定电路设计的时序，其中在确定时序时使用基于图的方法和基于路径的方法。在一个实施例中，电路设计可以包括用于数字集成电路的设计。例如，数字集成电路可以包括微处理器。
[0021]另外，在一个实施例中，电路设计的时序可以在诸如测试模块的模拟环境中的电路设计的测试(例如，电路设计的性能分析)期间确定。例如，在模拟环境中，可以向电路设计供电，并且可以响应于供电来确定电路设计的时序。在另一实施例中，确定电路设计的时序可以包括在向电路设计供电之后在一个或更多个步骤测量电路设计内的延迟。
[0022]此外，在一个实施例中，包括基于图的方法和基于路径的方法的混合阶段可以用于确定电路设计的时序。例如，混合阶段包括电路设计中的延迟计算。在另一个示例中，混合阶段包括驱动单元、在单元的输出处的网的RC网络、电路设计内的网络负载引脚的电容负载，以及路径、周期和逻辑唯一化输入信号。
[0023]此外，在一个实施例中，利用基于图的方法，可以为电路设计构建有向无环图
(DAG)，其中DAG代表电路设计内的所有路径。在另一个实施例中，在电路设计分析期间，DAG中的每个门可能只被访问一次。在又一个实施例中，利用基于路径的方法，来自电路设计内与门相关的所有路径和周期的所有延迟计算可以在对门的单次访问期间执行并且可以传播到整个电路设计的其余部分。
[0024]此外，在一个实施例中，混合阶段可以模拟电路设计，其中模拟分为输入相关部分和输入无关部分。例如，可以针对电路设计中的所有可能场景计算一次输入无关部分。在另一个实施例中，可以在电路设计的测试期间在不同路径之间共享逻辑相同的输入延迟。在又一个实施例中，相同或在预定阈值内具有差异的延迟和噪声值可以在电路设计内的不同路径、波形和场景之间共享。
[0025]混合阶段能够实现高计算局部性。门的详细RC网络和驱动器和负载模型信息被存储、访问和发布一次，并且本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，包括，在设备处：确定电路设计的时序，其中在确定所述时序时使用电压噪声模型。2.如权利要求1所述的方法，其中在确定所述时序时还使用自适应时钟模型。3.如权利要求1所述的方法，其中在每个时钟周期期间，在确定所述电路设计的时序的同时：识别前一个周期的电源噪声，以及所述前一个周期的电源噪声用于动态确定所述时钟周期的时段，并确定所述电路设计的时钟发生器根引脚处的时钟周期开始时间。4.如权利要求1所述的方法，其中所述电压噪声模型包括一个或更多个电源的原始电源噪声波形。5.如权利要求4所述的方法，其中所述原始电源噪声波形是由物理电压源产生的。6.如权利要求4所述的方法，其中在确定所述电路设计的所述时序时使用所述原始电源噪声波形而不是固定电压。7.如权利要求4所述的方法，包括：在确定所述时序的同时计算门延迟，其中检查所述原始电源噪声波形以确定在信号到达所述电路设计的门输入引脚时门的实际工作电压。8.如权利要求7所述的方法，包括：利用所述电压噪声模型确定围绕所述实际工作电压的三个电压转角，确定所述电压转角处的门延迟；以及将二次插值应用于所述门延迟以确定给定电压下所述电路设计的实际门延迟。9.如权利要求1所述的方法，包括：基于所确定的时序调整所述电路设计。10.如权利要求1所述的方法，包括：基于所述电路设计构建硬件电路。11.一种系统，包括：设备的硬件处理器，其被配置为：确定电路设计的时序，其中在确定所述时序时使用电压噪声模型。12.如权利要求11所述的系统，其中所述电压噪声模型包括一个或更多个电源的原始电源噪声波形。13.一种非暂时性计算机可读存储介质，其存储指令，所述指令在由设备的处理器执行时，使所述处理器使所述设备：确定电路设计的时序，其中在确定所述时序时使用电压噪声模型。14.如权利要求13所述的计算机可读存储介质，其中所述电压噪声模型包括一个或更多个电源的原始电源噪声波形。15.一种方法，包括，在设备处：确定电路设计的时序，其中在确定所述时序时使用基于图的方法和基于路径的方法两者。16.如权利要求15所述的方法，其中包括所述基于图的方法和所述...

【专利技术属性】
技术研发人员：李春辉，S，
申请(专利权)人：辉达公司，
类型：发明
国别省市：