【技术实现步骤摘要】
一种均衡读数据的系统
[0001]本专利技术涉及芯片设计
，特别是涉及一种均衡读数据的系统。
技术介绍
[0002]读请求发起端从存储单元(memory)中读取数据时，首先需要由读请求发起端发起读请求，读请求经过片上网络(network on chip,NOC)中的仲裁器仲裁之后得到一个读请求并进行路由之后，读取存储单元（memory）中的数据。在此过程中，每个时钟周期（cycle）内存储器接收的 读请求中包括多个长度的数据，存储器在相同的时钟周期（cycle）内响应并返回一个长度的数据给读请求发起端。存储器在同一个时钟周期内可以返回一个长度的数据，一个时钟周期返回的数据长度小于读请求所要读取的数据长度，因此会造成相同时钟周期内读请求的读入量大于存储器能够处理的量，造成读请求占用大量路由资源，并且读请求在路由之后排队，排队会造成NOC的拥堵，使在后读入的更高优先级的读请求无法及时处理，也无法给予包括排队在内的所有高优先级的未读数据的读请求的仲裁机会，造成仲裁不均衡，进而无法均衡读取数据。
技术实现思路
[0003]针对上述技术问题，本专利技术采用的技术方案为：一种均衡读数据的系统，所述系统包括N个读请求发起端IP={IP1,IP2,
…
,IP
i
,
…
,IP
N
}、N个读速率限速单元cell={cell1,cell2,
…
,cell
i
,
…
,cell
N>}、片上网络NOC和存储器Mem；其中，IP
i
为第i个读请求发起端，cell
i
为与IP
i
通信连接的读速率限速单元，i的取值范围为1到N。
[0004]NOC包括仲裁器AR和路由器RT，其中，AR的输入通道分别与cell中的每个读速率限速单元通信连接，AR的输出通道与RT通信连接，RT用于为读请求进行路由后访问存储器Mem。
[0005]当IP
i
在第k个时钟周期cycle
k
发起rin
i,k
个读请求时，cell
i
接收rin
i,k
个读请求并计算前k个时钟周期中读请求所包含的数据总长度count
i,k
，当count
i,k
大于长度阈值t
i
时，cell
i
向IP
i
发送状态标志位，控制IP
i
发送读请求的速度。
[0006]本专利技术与现有技术相比具有明显的有益效果，借由上述技术方案，本专利技术提供的一种均衡读数据的系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：本专利技术通过在读请求发起端和片上网络之间增加读速率限速单元来限制读请求发起端向片上网络发送读请求的速度，通过控制读请求的速度来控制片上网络中读请求的排队情况，释放出更多可用的路由资源，通过限制速度的方式能够给在后进入片上网络的高优先级的读请求更多的均衡仲裁机会，解决了由于排队造成片上网络拥堵进而造成无法均衡读取数据的问题。
附图说明
[0007]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0008]图1为本专利技术实施例提供的一种均衡读数据的系统的结构示意图。
具体实施方式
[0009]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0010]请参阅图1，其示出了本专利技术提供的一种均衡读数据的系统的结构示意图，所述系统包括N个读请求发起端IP={IP1,IP2,
…
,IP
i
,
…
,IP
N
}、N个读速率限速单元cell={cell1,cell2,
…
, cell
i
,
…
,cell
N
}、片上网络NOC和存储器Mem；其中，IP
i
为第i个读请求发起端，cell
i
为与IP
i
通信连接的读速率限速单元，i的取值范围为1到N。
[0011]其中，读请求发起端为芯片中可以向存储器发起读请求的模块。可选的，读请求发起端为IP核。可选的，读请求发起端为编码器、解码器、DMA（Direct Memory Access）控制器。现有技术中其他可访问存储器的模块落入本专利技术的保护范围之内。
[0012]其中，cell
i
中存储有IP
i
的长度阈值、当前时钟周期cycle
k
发送读请求所包含的数据长度、前一个时钟周期cycle
k
‑1发送读请求所包含的数据总长度。
[0013]其中，片上网络NOC (network on chip)是基于路由器的分组网络，存储器和每个读请求发起端分别为NOC中一个独立的单元节点，每个单元节点通过网络接口(network interface)与特定的路由器相连，将读请求发起端和存储器之间的通信转换为路由器之间的通信。
[0014]其中，存储器（memory）为计算机中用于存放数据和指令的设备。可选的，存储器为随机存取存储器（Random Access Memory，RAM）或只读存储器(READ Only Memory，ROM)。现有技术中其他用于存放数据和指令的设备都落入本专利技术的保护范围之内。
[0015]进一步，NOC包括仲裁器AR和路由器RT，其中，AR的输入通道分别与cell中的每个读速率限速单元通信连接，AR的输出通道与RT通信连接，RT用于为读请求进行路由后访问存储器Mem。
[0016]其中，仲裁器AR用于对所有输入通道传输的读请求进行仲裁，并将仲裁输出的读请求发送给路由器进行路由。
[0017]其中，路由器RT用于提供路由路径建立读请求发起端和存储器之间的通信。
[0018]进一步，当IP
i
在第k个时钟周期cycle
k
发起rin
i,k
个读请求时，cell
i
接收rin
i,k
个读请求并计算前k个时钟周期中读请求所包含的数据总长度count
i,k
，当count
i,k
大于长度阈值t
i
时，cell
i
向IP<本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种均衡读数据的系统，其特征在于，所述系统包括N个读请求发起端IP={IP1,IP2,
…
,IP
i
,
…
,IP
N
}、N个读速率限速单元cell={cell1,cell2,
…
,cell
i
,
…
,cell
N
}、片上网络NOC和存储器Mem；其中，IP
i
为第i个读请求发起端，cell
i
为与IP
i
通信连接的读速率限速单元，i的取值范围为1到N；NOC包括仲裁器AR和路由器RT，其中，AR的输入通道分别与cell中的每个读速率限速单元通信连接，AR的输出通道与RT通信连接，RT用于为读请求进行路由后访问存储器Mem；当IP
i
在第k个时钟周期cycle
k
发起rin
i,k
个读请求时，cell
i
接收rin
i,k
个读请求并计算前k个时钟周期中读请求所包含的数据总长度count
i,k
，当count
i,k
大于长度阈值t
i
时，cell
i
向IP
i
发送状态标志位，控制IP
i
发送读请求的速度。2.根据权利要求1所述的系统，其特征在于，当count
i,k
大于长度阈值t
i
时，所述状态标志位为第一状态取值，用于控制IP
i
停止读请求；当count
i,k
小于等于长度阈值t
i
时，所述状态标志位为第二状态取值，用于控制IP
i
继续发送读请求。3.根据权利要求1所述的系统，其特征在于，所述count
i,k
满足：count
i,k
=count
i,k
‑1+X
i,k
‑
1；其中，count
i,k
‑1为前k
‑
1个时钟周期中读请求所包含的数据总长度，X
i,k
为cell
i
接收的rin
i,k
个读请求所包含的数据长度。4.根据权利要求1所述的系统，其特征在于，t
i
为动态阈值，t
i
的动态调节步骤包...
【专利技术属性】
技术研发人员：迟宇，丛高建，
申请(专利权)人：沐曦集成电路上海有限公司，
类型：发明
国别省市：
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