一种基于延迟线的高精度相位调节系统及方法技术方案

本发明专利技术涉及一种基于延迟线的高精度相位调节系统及方法，它包括：本地原子钟、PLL锁相环、TDC鉴相器、FPGA鉴相器、鉴相处理器、延迟线调相模块和时钟输出电路；PPL锁相环对本地原子钟输出的时钟进行处理后为TDC鉴相器和FPGA鉴相器提供工作时钟；TDC鉴相器通过FPGA鉴相器输出分频时钟与输入的外部时钟进行鉴相，并将鉴相结果输出给所述鉴相处理器；鉴相处理器对采集到的鉴相值进行处理得到调相值，并对调相值进行分析判断进行粗调还是细调后输出。本发明专利技术采用延迟线调节技术使设备的相位调节能够达到ps级别，从而提高了设备之间的同步精度。度。度。

【技术实现步骤摘要】
一种基于延迟线的高精度相位调节系统及方法


[0001]本专利技术涉及相位调节
，尤其涉及一种基于延迟线的高精度相位调节系统及方法。

技术介绍

[0002]随着社会的发展，国防的建设对时频精度提出了越来越高的要求，传统的时频同步设备精度一般为几十ns，已经不满足国防建设的精度要求，且传统的相位调节技术都是采用FPGA调节，但是由于FPGA的资源时钟限制，造成相位调节范围有限。
[0003]专利号为CN113938128A公开了一种相位调节方法、装置、终端设备和存储介质，其包括：获取输入信号的输入频率；根据输入频率，调节输出信号的输出频率；在输出频率与输入频率相同的情况下，获取输入信号与输出信号的相位差；当检测到输入信号过零点时，则根据预设规则调节输出信号的输出频率，以使输入信号与输出信号的相位差为0，本专利技术实施例当检测到有输入信号时，先调整输出信号频率与输入信号频率一致，再微调输出信号的频率，等待输入输出过零点重合，最后恢复输出信号频率，实现相位同步。但是该方法中只是提出了一种相位调节方法，监测出相位输入信号与输出信号的相位差后，就进行相位调节，但是未说明如果相位偏差为ps级别的时候，该怎样去调节。
[0004]专利号为CN109981091A公开了一种微带延时线高精度相位调节装置，包括延时线微带板，所述延时线微带板上设置有第一微带延时组件、第二微带延时组件、第三微带延时组件、第四微带延时组件和第五微带延时组件；所述第一微带延时组件测试调节1λ位延时态与基态；所述第二微带延时组件测试调节2λ位延时态与基态；所述第三微带延时组件测试调节4λ位延时态与基态；所述第四微带延时组件测试调节8λ位延时态与基态；所述第五微带延时组件测试调节8λ位延时态与基态；相邻所述微带延时组件之间通过微带传输线连接；本专利技术通过各所述微带延时组件可灵活组合调相实现延时线相位45度内高精度相位调节。该专利中提出了使用延迟线来调节相位的方法，但是该方法采用了多组延迟线，在时频领域如果将前继的误差引入到下级误差就会造成输出精度的丢失，且引起的成本增加，因此本方法不适用于高精度时频的相位调节。
[0005]需要说明的是，在上述
技术介绍
部分公开的信息只用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0006]本专利技术的目的在于克服现有技术的缺点，提供了一种基于延迟线的高精度相位调节系统及方法，解决了现有技术中存在的不足。
[0007]本专利技术的目的通过以下技术方案来实现：一种基于延迟线的高精度相位调节系统，它包括：本地原子钟、PLL锁相环、TDC鉴相器、FPGA鉴相器、鉴相处理器、延迟线调相模块和时钟输出电路；
[0008]所述PPL锁相环对本地原子钟输出的时钟进行处理后为所述TDC鉴相器和FPGA鉴
相器提供工作时钟；
[0009]所述TDC鉴相器通过所述FPGA鉴相器输出分频时钟与输入的外部时钟进行鉴相，并将鉴相结果输出给所述鉴相处理器；
[0010]所述鉴相处理器对采集到的鉴相值进行处理得到调相值，并对调相值进行分析判断，根据分析判断结果通过FPGA鉴相器进行粗调，或者通过延迟线调相模块进行细调；
[0011]所述延迟线调相模块在所述鉴相处理器分析判断结果满足系统相位细调时，采用延迟线进行细调，并通过时钟输出电路输出；
[0012]所述FPGA鉴相器用于输出分频时钟到所述TDC鉴相器，以及在鉴相处理器分析判断结果满足粗调时，先对系统相位进行粗调再进行细调，并通过时钟输出电路输出。
[0013]所述FPGA鉴相器包括FPGA调相器和分频器；所述分频器输出分频时钟到所述TDC鉴相器，所述FPGA调相器在鉴相处理器对采集到的鉴相值进行计算分析满足粗调时，先对系统相位进行粗调再进行细调，并通过时钟输出电路输出。
[0014]所述鉴相处理器包括低通滤波处理器和卡尔曼滤波处理器；将采集的数据先通过低通滤波处理器，将采集的鉴相数据野值剔除，然后再通过卡尔曼滤波处理器降低噪声，通过两个滤波处理器减少噪声与器件引起的抖动干扰，从而还原出真实的鉴相数据；
[0015]所述低通滤波处理器的模型为：其中，X
j
为当前采样值，X
j
‑1为上次采样值，Y
i
‑1为上次低通滤波输出值，Y
i
为当前低通滤波输出值，ΔT表示采样时间，T为滤波时间常数；通过低通滤波处理器将低频信号能正常通过，而超过设定临界值的高频信号则被阻隔、减弱，保证采集的鉴相值在预设的范围内波动，剔除野值，以及保证设备的鉴相精度。
[0016]所述卡尔曼滤波处理器的增益方程为：H为观测矩阵，R为测量噪声的协方差矩阵；输出方程为：X
k|k
＝X
k|k
‑1+K
k
(Z
k
‑
H
k
X
k|k
‑1)，根据状态变化的预测值和实际的鉴相测量值计算得到k时刻状态变化的最优值；协方差方程为：P
k|k
＝(I
‑
K
k
H
k
)P
k|k
‑1，求解k时刻的协方差矩阵为得到k时刻的卡尔曼输出值做准备，I为单位矩阵；通过卡尔曼滤波处理器去除噪声还原真实数据，减少噪声和干扰的影响。
[0017]所述延迟线调相模块包括一个可编程门极电路以及与可编程门极电路连接的多路复用器矩阵，在可编程门极电路上还连接有10个数据选择输入D值进行选择，并由LEN锁存启用控制上的高电平信号锁存在芯片上，通过这些数据选择输入D即可选择所需的延迟。
[0018]一种基于延迟线的高精度相位调节方法，所述调节方法包括鉴相值获取步骤和调相值分析判断步骤；所述调相值分析判断步骤包括：
[0019]计算出调相值Value，并判断调相值Value是否大于预设值，如果大于预设值，则采用FPGA鉴相器进行粗调相，调相值为Value
‑
Value％10，如果再通过延迟线调相模块进行细调，则细调的调相值为Value％10；
[0020]如果小于预设值，则直接采用延迟线调相模块进行细调，调相值为Value。
[0021]所述鉴相值获取步骤包括：
[0022]本地原子钟输出10M时钟信号给PLL锁相环，PLL锁相环为TDC鉴相器和FPGA鉴相器提供工作时钟；
[0023]TDC鉴相器通过FPAG鉴相器中的分频器输出的分频时钟和输入的外部时钟进行鉴
相，将鉴出的相位值发送给鉴相处理器；
[0024]鉴相处理器对采集到的鉴相值进行处理计算出系统相位调整值。
[0025]本专利技术具有以下优点：一种基于延迟线的高精度相位调节系统及方法，采用延迟线调节技术使设备的相位调节能够达到ps级别，从而提高了设备之间的同步精度；延迟线采用软件控制硬件调节的方式，由于采用硬件调节，减少了本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于延迟线的高精度相位调节系统，其特征在于：它包括：本地原子钟、PLL锁相环、TDC鉴相器、FPGA鉴相器、鉴相处理器、延迟线调相模块和时钟输出电路；所述PPL锁相环对本地原子钟输出的时钟进行处理后为所述TDC鉴相器和FPGA鉴相器提供工作时钟；所述TDC鉴相器通过所述FPGA鉴相器输出分频时钟与输入的外部时钟进行鉴相，并将鉴相结果输出给所述鉴相处理器；所述鉴相处理器对采集到的鉴相值进行处理得到调相值，并对调相值进行分析判断，根据分析判断结果通过FPGA鉴相器进行粗调，或者通过延迟线调相模块进行细调；所述延迟线调相模块在所述鉴相处理器分析判断结果满足系统相位细调时，采用延迟线进行细调，并通过时钟输出电路输出；所述FPGA鉴相器用于输出分频时钟到所述TDC鉴相器，以及在鉴相处理器分析判断结果满足粗调时，先对系统相位进行粗调再进行细调，并通过时钟输出电路输出。2.根据权利要求1所述的一种基于延迟线的高精度相位调节系统，其特征在于：所述FPGA鉴相器包括FPGA调相器和分频器；所述分频器输出分频时钟到所述TDC鉴相器，所述FPGA调相器在鉴相处理器对采集到的鉴相值进行计算分析满足粗调时，先对系统相位进行粗调再进行细调，并通过时钟输出电路输出。3.根据权利要求1所述的一种基于延迟线的高精度相位调节系统，其特征在于：所述鉴相处理器包括低通滤波处理器和卡尔曼滤波处理器；将采集的数据先通过低通滤波处理器，将采集的鉴相数据野值剔除，然后再通过卡尔曼滤波处理器降低噪声，通过两个滤波处理器减少噪声与器件引起的抖动干扰，从而还原出真实的鉴相数据；所述低通滤波处理器的模型为：其中，X
j
为当前采样值，X
j
‑1为上次采样值，Y
i
‑1为上次低通滤波输出值，Y
i
为当前低通滤波输出值，ΔT表示采样时间，T为滤波时间常数；通过低通滤波处理器将低频信号能正常通过，而超过设定临界值的高频信号则被阻隔、减弱，保证采集的鉴相值在预设的范围内波动，剔除野值，以及保证设备的鉴相精度。4.根据权利要求3所述的一种基于延迟线的高精度相位调节系统，其特征在于：所述...

【专利技术属性】
技术研发人员：孙旭，王茂凌，张骏杨，尹茳，张恒，黄才兴，谢平，何定高，
申请(专利权)人：电信科学技术第五研究所有限公司，
类型：发明
国别省市：