集成电路的单元、集成电路以及管芯的测试方法技术

本文描述了用于对集成电路的一个或多个芯片执行管芯内和管芯间测试的系统、方法和设备。集成电路的单元包括数据寄存器、I/O焊盘和第一多路复用器。数据寄存器配置为输出信号。I/O焊盘耦合到数据寄存器，并配置为接收和缓冲信号。第一多路复用器耦合到I/O焊盘和数据寄存器。多路复用器配置为基于是否启用扫描模式或功能模式选择性地输出缓冲信号或信号。本申请的实施例还公开了集成电路的单元、集成电路以及管芯的测试方法。路以及管芯的测试方法。路以及管芯的测试方法。

【技术实现步骤摘要】
集成电路的单元、集成电路以及管芯的测试方法


[0001]本申请的实施例涉及集成电路的单元、集成电路以及管芯的测试方法。

技术介绍

[0002]半导体芯片的三维(3D)堆叠越来越流行，因为它们提供了一种在芯片上封装更多功能同时降低制造成本的方法。3D集成电路(IC)通过在管芯中封装更小的异构设计来实现这一点，这些管芯堆叠在一起并通过数千个数量级的互连件进行连接。然而，这些堆叠电路(例如ED
‑
SIC)的制造容易出现缺陷。对集成电路进行测试以识别制造缺陷并确保功能正常，可以帮助确定半导体芯片是否无故障。虽然这些互连的完整性对于芯片正常运行很重要，但3D IC架构可能不包括直接探测内部结构的途径。

技术实现思路

[0003]根据本申请的实施例的一个方面，提供了一种集成电路的单元，单元包括：数据寄存器，配置为输出信号；I/O焊盘，耦合到数据寄存器，其中I/O焊盘配置为接收信号且缓冲信号；以及第一多路复用器，耦合到I/O焊盘和数据寄存器，第一多路复用器配置为基于启用扫描模式或功能模式来选择性地输出缓冲的信号或者选择性输出信号。
[0004]根据本申请的实施例的另一个方面，提供了一种具有内置自测试(BIST)功能的集成电路，集成电路包括：第一管芯，包括第一单元，第一单元包括第一多路复用器、第一数据寄存器和第一输入/输出(I/O)焊盘；以及第二管芯，包括第二单元，第二单元包括第二多路复用器、第二数据寄存器和第二I/O焊盘，其中，第一管芯经由管芯间互连件耦合到第二管芯，并且其中，第一单元配置为在管芯内测试模式下执行第一管芯内测试，第一管芯内测试测试第一多路复用器、第一数据寄存器或第一I/O焊盘的功能，并且第二单元配置为在管芯内测试模式下执行第二管芯内测试，第二管芯内测试测试第二多路复用器、第二数据寄存器或第二I/O焊盘的功能。
[0005]根据本申请的实施例的又一个方面，提供了一种使用内置自测试(BIST)功能测试一个或多个管芯的方法，方法包括：通过管芯的数据寄存器接收包括预定测试范例的数据；通过数据寄存器向I/O焊盘和多路复用器提供预定测试范例；通过I/O焊盘缓冲预定测试范例；以及经由通过I/O焊盘和多路复用器形成的回送路径，将缓冲的预定测试范例提供回数据寄存器。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面：
[0007]图1是根据本公开各个实施例的示出具有互连管芯的示例内置自测试(BIST)电路的框图。
[0008]图2是根据本公开的各个实施例的示例管芯的框图。
[0009]图3是根据本公开的各个实施例的具有管芯内回送路径的示例包装单元的框图。
[0010]图4是根据本公开各个实施例的示出了启用图3中包装单元的扫描模式和管芯内回送路径的过程流程图。
[0011]图5是示出了根据本公开各个实施例的两个包装单元内的示例管芯内回送路径的框图。
[0012]图6是示出了根据本公开各个实施例的具有芯片的包装单元与包装单元之间的管芯间互连件的示例管芯互连子系统的框图。
[0013]图7是示出了根据本公开各个实施例的具有管芯间互连件的两个管芯的互连管芯系统的框图。
[0014]图8A是示出了根据本公开各个实施例的具有水平集成管芯的示例3D管芯堆叠件的框图。
[0015]图8B是示出了根据本公开各个实施例的具有垂直集成管芯的另一个示例3D管芯堆叠件的框图。
[0016]图9A是示出了根据本公开各个实施例的具有两个管芯的互连管芯系统的框图。
[0017]图9B是示出了根据本公开各个实施例的互连管芯系统的测试区域的框图。
[0018]图10A是示出了根据本公开各个实施例的区域1测试(包括测试内部管芯逻辑的内部扫描测试)的表。
[0019]图10B是根据本公开各个实施例的区域2测试的表。
[0020]图10C是根据本公开各个实施例的区域3测试的表。
[0021]图10D是示出了根据本公开各个实施例的施加于每个管芯的区域测试的表。
[0022]图11是示出了根据本公开各个实施例的图10A
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图10B中描述的每个区域测试的测试范例的表。
[0023]图12是示出了根据本公开各个实施例的具有BIST功能的管芯的功能组件的框图。
[0024]图13是根据本公开各个实施例的示例3D BIST控制器的框图。
[0025]图14是示出了根据本公开各个实施例的示例范例生成器的框图。
[0026]图15是示出了根据本公开各个实施例的另一示例范例生成器的框图。
[0027]图16是根据本公开各个实施例的示例响应比较器的框图。
[0028]图17是示出了根据本公开各个实施例的具有在扫描模式下经历区域1测试的两个管芯的互连管芯系统的框图。
[0029]图18是示出了根据本公开各个实施例的具有经历区域2测试的两个管芯的互连管芯系统的框图。
[0030]图19是示出了根据本公开各个实施例的测试和调试3D IC的过程流程图。
[0031]图20是示出了根据本公开各个实施例的使用回送路径测试管芯功能的方法的流程图。
具体实施方式
[0032]以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部
件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0033]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0034]半导体晶圆被制造成具有大量的集成电路(IC)。半导体晶圆被切割或切成若干更小的芯片，称为管芯。每个管芯是包含集成电路(IC)的小模块。每个IC执行特定的电气功能。多个管芯可以通过堆叠互连在一起，以制造可执行多种功能的半导体芯片。这称为3D芯片堆叠或IC的3D堆叠(例如，3D
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SIC)。
[0035]在3D芯片堆叠中，两个或多个管芯可以互连以便于电信号的传输。这些被称为管芯间互连。换句话说，管芯间互连承载两个或多个管芯之间的互连信号。3D SIC可能包含数千个互连件。管芯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路的单元，所述单元包括：数据寄存器，配置为输出信号；输入/输出焊盘，耦合到所述数据寄存器，其中所述输入/输出焊盘配置为接收所述信号且缓冲所述信号；以及第一多路复用器，耦合到所述输入/输出焊盘和所述数据寄存器，所述第一多路复用器配置为基于启用扫描模式或功能模式来选择性地输出缓冲的所述信号或者选择性输出所述信号。2.根据权利要求1所述的集成电路的单元，其中，回送路径包括所述输入/输出焊盘和所述第一多路复用器，所述回送路径配置为通过所述第一多路复用器将缓冲的所述信号导回所述数据寄存器。3.根据权利要求1所述的集成电路的单元，还包括：第二多路复用器，耦合到所述数据寄存器的输入，所述第二多路复用器配置为基于驱动所述第二多路复用器的控制信号来启用所述扫描模式或所述功能模式；第三多路复用器，耦合到所述第二多路复用器的输入，所述第三多路复用器配置为启用要向第二多路复用器提供的扫描输入信号或回送信号；和逻辑门，耦合到所述第三多路复用器的输入，所述逻辑门配置为切换或保持经由所述第二多路复用器和所述第三多路复用器提供给所述数据寄存器的数据。4.根据权利要求3所述的集成电路的单元，其中，所述控制信号由内置自测试控制器的多个多路复用器生成。5.根据权利要求2所述的集成电路的单元，其中，当启用扫描模式时，将缓冲的所述信号导回所述数据寄存器，并且由所述数据寄存器输出的信号是测试范例信号。6.根据权利要求5所述的集成电路的单元，其中，所述测试范例信号由范例生成器...

【专利技术属性】
技术研发人员：安苏曼，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：