本实用新型专利技术提供了一种模数转换装置，包括采样模块、比较器、异步时钟模块、逻辑控制模块、数模转换模块；通过采样模块对两路模拟输入电压进行采样并输出至比较器进行比较；通过两路输入电压的大小关系输出第一信号和第二信号至异步时钟模块并输出第一信号至逻辑控制模块；异步时钟模块根据第一信号和第二信号，输出第三信号至逻辑控制模块；逻辑控制模块根据第一信号、第三信号、电源电压，输出第i上行控制信号和第i下行控制信号至数模转换模块并对外输出第i二进制信号；数模转换模块根据第i上行控制信号和第i下行控制信号，分别控制自身的第i上行开关的置位和第i下行开关的置位，以改变输入比较器的两路模拟输入电压的大小。大小。大小。
【技术实现步骤摘要】
一种模数转换装置、电子电路、电子设备
[0001]本技术涉及数字电路领域，尤其涉及一种模数转换装置、电子电路、电子设备。
技术介绍
[0002]高速高精度ADC主要的瓶颈在于，高采样率意味着一个短时间的转换周期，并且要在这短暂的一个固定周期内完成规定次数的比较器比较、CDAC电容阵列建立稳定的电压。而且在这个短时间的转换周期中还需要采样到精确的输入电压，但比较电压和电压建立就占用了一个转换周期的大部分时间，这意味着留给采样的时间不会太长。而一旦采样不准确整个模数转换都会错误。
[0003]现有技术的异步ADC采样时间固定，为保证精确采样，采样时间就占用了大量时间。这意味着留给比较建立电压的时间会受限制，即ADC的精度或速度会受到限制。
技术实现思路
[0004]本技术提供了一种模数转换装置、电子电路、电子设备，以增加对输入模拟电压的比较时间，提高模数转换精度。
[0005]根据本技术的第一方面，提高了一种模数转换装置，包括采样模块、比较器、异步时钟模块、逻辑控制模块、数模转换模块；
[0006]所述采样模块用于在第三使能信号的作用下，对第一输入电压与第二输入电压进行采样，以输出第一电压和第二电压；
[0007]所述比较器与所述采样模块耦接，用于接收所述第一电压和所述第二电压，比较所述第一电压和所述第二电压；并根据所述第一电压和所述第二电压的大小关系对外输出第一信号和第二信号；
[0008]所述异步时钟模块，与所述比较器耦接，用于根据第一使能信号，输出第二使能信号至所述比较器，以驱动所述比较器工作；以及用于根据所述第一信号和所述第二信号，对外输出第三信号；
[0009]所述逻辑控制模块包括时序单元和n个逻辑控制单元，所述时序单元分别与电源端、所述异步时钟模块、所述逻辑控制单元耦接，用于根据第四使能信号、电源电压、所述第三信号，输出第i时序信号至所述逻辑控制单元；所述逻辑控制单元分别与所述电源端、所述比较器耦接，用于根据所述第i时序信号、所述第一信号、所述电源电压，输出第i上行控制信号和第i下行控制信号至所述数模转换模块，并对外输出第i二进制信号；其中，所述第四使能信号为所述第一使能信号的反相信号；其中，第n时序信号与所述第一使能信号均作用于第一或门，并输出第三使能信号至所述采样模块；其中，所述i、n均为正整数，且1≤i≤n；其中，所述第i二进制信号作为最终输出的第i位数；
[0010]所述数模转换模块与所述比较器耦接，用于根据所述第i上行控制信号和所述第i下行控制信号，分别控制自身上行电路单元的第i上行开关的置位和下行电路单元的第i下
行开关的置位；
[0011]可选的，所述采样模块包括第一栅压自举开关、第二栅压自举开关；
[0012]所述第一栅压自举开关的输出端耦接至所述比较器的同相输入端，用于接收并转换所述第一电压；
[0013]所述第二栅压自举开关的输出端耦接至所述比较器的反相输入端，用于接收并转换所述第二电压。
[0014]可选的，所述时序单元包括n个时序触发器；
[0015]每个时序触发器的第一输入端和第二输入端均输入所述第三信号和所述第四使能信号；所述第1时序触发器的第三输入端输入所述电源电压，其第一输出端输出第1时序信号至第2时序触发器的第三输入端，并输出所述第1时序信号至第1逻辑控制单元；其中，所述第四使能信号为所述第一使能信号的反相；
[0016]第i时序触发器的第三输入端接收第i
‑
1时序触发器输出的第i
‑
1时序信号，其第一输出端输出第i时序信号至第i+1时序触发器的第三输入端，并输出所述第i时序信号至第i逻辑控制单元；其中第n时序触发器第一输出端输出的所述第n时序信号与所述第一使能信号通过所述第一或门相或，并输出所述第三使能信号至所述第一栅压自举开关和所述第二栅压自举开关。
[0017]可选的，所述第1时序触发器至第n时序触发器均为D触发器。
[0018]可选的，所述逻辑控制单元包括第一逻辑触发器、第二逻辑触发器、第一逻辑门、第二逻辑门；
[0019]所述第一逻辑触发器的第一输出端耦接至所述第一逻辑门，其第二输出端耦接至所述第二逻辑门；
[0020]所述第二逻辑触发器的第一输出端分别耦接至所述第一逻辑门和所述第二逻辑门；其中：
[0021]所述第一逻辑触发器的第一输入端和所述第二逻辑触发器的第一输入端均接收所述第i时序信号；所述第一逻辑触发器的第二输入端接收所述第一信号；所述第一逻辑触发器的第三输入端接受所述第四使能信号；所述第二逻辑触发器的第二输入端接收所述电源电压，所述第二逻辑触发器的第三输入端接收第五使能信号；所述第五使能信号用于表征所述第三使能信号的取反信号；
[0022]所述第一逻辑触发器的第一输出端输出所述第i二进制信号至所述第一逻辑门，并对外输出所述第i二进制信号；所述第一逻辑触发器的第二输出端输出第五信号至所述第二逻辑门；所述第二逻辑触发器的第一输出端输出第六信号至所述第一逻辑门和所述第二逻辑门；
[0023]所述第一逻辑门根据所述第i二进制信号和所述第六信号，输出所述第i上行控制信号至所述第i上行开关；所述第二逻辑门根据所述第五信号和所述第六信号，输出所述第i下行控制信号至所述第i下行开关。
[0024]可选的，所述第一逻辑触发器和所述第二逻辑触发器均为D触发器。
[0025]可选的，所述第一逻辑门和所述第二逻辑门均为与门。
[0026]可选的，所述数模转换模块包括上行电路单元和下行电路单元；
[0027]所述上行电路单元耦接至所述比较器的同相输入端，用于改变所述第一电压的大
小；
[0028]所述下行电路单元耦接至所述比较器的反相输入端，用于改变所述第二电压的大小。
[0029]可选的，所述上行电路单元包括n条上行支路；
[0030]第i上行支路包括第i上行电容、第i上行开关；所述第i上行开关对应第i参考电压源和地端，其下端连接所述第i上行电容的下极板；所述第i上行电容的上极板连接所述比较器的同相输入端。
[0031]可选的，所述下行电路单元包括n条下行支路；
[0032]第i下行支路包括第i下行电容、第i下行开关；所述第i下行开关对应第i参考电压源和地端，其下端连接所述第i下行电容的下极板；所述第i下行电容的上极板连接所述比较器的反相输入端。
[0033]根据本技术的第二方面，提供了一种电子电路，包括本技术第一方面及可选方案提供的模数转换装置。
[0034]根据本技术的第三方面，提供了一种电子设备，包括本技术第二方面及可选方案提供的电子电路。
[0035]本技术提供的所述模数转换装置，通过将所述第n时序信号和所述第一使能信号同输入一或门，将所述n时序信号的高电平时间加到所述第一使能信号的采样时间上，提前下一次的采样，以留出更多的给模拟输入电压的比较和建本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种模数转换装置，其特征在于，包括采样模块、比较器、异步时钟模块、逻辑控制模块、数模转换模块；所述采样模块用于在第三使能信号的作用下，对第一输入电压与第二输入电压进行采样，以输出第一电压和第二电压；所述比较器与所述采样模块耦接，用于接收所述第一电压和所述第二电压，比较所述第一电压和所述第二电压；并根据所述第一电压和所述第二电压的大小关系对外输出第一信号和第二信号；所述异步时钟模块，与所述比较器耦接，用于根据第一使能信号，输出第二使能信号至所述比较器，以驱动所述比较器工作；以及用于根据所述第一信号和所述第二信号，对外输出第三信号；所述逻辑控制模块包括时序单元和n个逻辑控制单元，所述时序单元分别与电源端、所述异步时钟模块、所述逻辑控制单元耦接，用于根据第四使能信号、电源电压、所述第三信号，输出第i时序信号至所述逻辑控制单元；所述逻辑控制单元分别与所述电源端、所述比较器耦接，用于根据所述第i时序信号、所述第一信号、所述电源电压，输出第i上行控制信号和第i下行控制信号至所述数模转换模块，并对外输出第i二进制信号；其中，所述第四使能信号为所述第一使能信号的反相信号；其中，第n时序信号与所述第一使能信号均作用于第一或门，并输出第三使能信号至所述采样模块；其中，所述i、n均为正整数，且1≤i≤n；其中，所述第i二进制信号作为最终输出的第i位数；所述数模转换模块与所述比较器耦接，用于根据所述第i上行控制信号和所述第i下行控制信号，分别控制自身上行电路单元的第i上行开关的置位和下行电路单元的第i下行开关的置位。2.根据权利要求1所述的模数转换装置，其特征在于，所述采样模块包括第一栅压自举开关、第二栅压自举开关；所述第一栅压自举开关的输出端耦接至所述比较器的同相输入端，用于接收并转换所述第一电压；所述第二栅压自举开关的输出端耦接至所述比较器的反相输入端，用于接收并转换所述第二电压。3.根据权利要求1所述的模数转换装置，其特征在于，所述时序单元包括n个时序触发器；每个时序触发器的第一输入端和第二输入端均输入所述第三信号和所述第四使能信号；所述第1时序触发器的第三输入端输入所述电源电压，其第一输出端输出第1时序信号至第2时序触发器的第三输入端，并输出所述第1时序信号至第1逻辑控制单元；其中，所述第四使能信号为所述第一使能信号的反相；第i时序触发器的第三输入端接收第i
‑
1时序触发器输出的第i
‑
1时序信号，其第一输出端输出第i时序信号至第i+1时序触发器的第三输入端，并输出所述第i时序信号至第i逻辑控制单元；其中第n时序触发器第一输出端输出的所述第n时序信号与所述第一使能信号通过所述第一或门相或，并输出所述第三使能信号至所述第一栅...
【专利技术属性】
技术研发人员：陈磊，
申请(专利权)人：杭州灵芯微电子有限公司，
类型：新型
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。