基于FPGA的LTE-V收端CCH信道解速率匹配的系统及方法技术方案

一种基于FPGA的LTE

【技术实现步骤摘要】
基于FPGA的LTE
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V收端CCH信道解速率匹配的系统及方法


[0001]本专利技术涉及的是一种无线通信领域的技术，具体是一种基于FPGA的LTE
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V收端CCH信 道解速率匹配的系统及方法。

技术介绍

[0002]速率匹配和解速率匹配是LTE
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V系统中的重要技术。提高解速率匹配模块的处理速度减 少延时，降低算法复杂度减少资源消耗是解速率匹配算法硬件实现的主要目标。当前技术在硬 件实现时往往都要按照算法实现交织和解交织的计算，而在LTE
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V的CCH信道(控制信道)中， 每次传输时比特重排的规则都是一致的，因此可以考虑避免交织和解交织的具体计算。
[0003]现有的改进技术为了提高解速率匹配的处理速度分多路并行处理，每一路都分别实现交 织和解交织的操作，导致结构复杂，算法实现复杂度较高，并行处理也提高了资源的消耗。当 在信道配置不变的情况下，解速率匹配每次比特重排的规则相同，但每次都必须重复进行相同 的交织和解交织的计算。

技术实现思路

[0004]本专利技术针对现有技术解速率匹配的处理时延较长以及解速率匹配时每次都进行交织和 解交织计算导致资源消耗较高的问题，提出一种基于FPGA的LTE
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V收端CCH信道解速率匹配 的系统及方法，利用CCH信道解速率匹配每次比特变换规则相同的规律，避免了交织和解交织 的计算并显著简化了系统结构。
[0005]本专利技术是通过以下技术方案实现的：
[0006]本专利技术涉及一种基于FPGA的LTE
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V收端CCH信道解速率匹配的系统，包括：状态机控 制单元、输入控制单元、块随机存储器(Block RAM，BRAM)单元和输出控制单元，其中：状态 机控制单元根据开始信号，分别向输入控制单元和输出控制单元传输数据计数的信息以控制数 据的输入和输出；输入控制单元接收解扰数据并填充补满至432bit后输出至BRAM单元，输 出控制单元通过产生读地址和读使能信号读取BRAM单元中的数据，从BRAM单元中读取数据 的同时并进行比特重排后输出。
[0007]所述的输出控制单元中优选设有用于预存交织地址的ROM。
[0008]所述的输出单元通过与后级译码模块进行握手后输出重排后的数据，通过解速率匹配后 进行译码操作。
[0009]本专利技术涉及一种基于上述系统的基于FPGA的LTE
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V收端CCH信道解速率匹配方法，包 括以下步骤：
[0010]步骤1、状态机为空闲状态(IDLE)，即输入BRAM单元的读写信号的寄存器均清零，当 接受到外部开始信号(start)后跳转到输入数据存储(S1)状态，开始数据处理。
[0011]步骤2、状态机在S1状态下，将总长度为432的输入数据平均分成每段144的三段数 据并并将三段数据叠加，得到总长为144的数据，按0～143的地址依次存入BRAM单元，当 存
储完后产生触发信号(totalBits_finish)并跳转到数据控制输出(S2)状态。
[0012]步骤3、状态机在S2状态下，将计算出的CCH解速率匹配的比特交织变换的映射关系 作为地址数据存在ROM中，在S2状态控制读取存有映射关系地址数据的ROM，将读出的地址 数据作为读BRAM单元的地址，读出S1状态存储的输入数据，完成CCH解速率匹配，完成后 跳转回IDLE状态。技术效果
[0013]与现有使用硬件实现比特交织和解交织的每一步运算相比，本专利技术利用CCH信道解速 率匹配每次比特变换规则相同的规律，计算出的比特地址变换映射关系直接完成了比特重排， 避免了交织和解交织的具体计算，降低了硬件算法复杂度，提高了处理速度，减少了资源消耗 的同时，使用两次叠加的算法利用了接收到的每一个比特，提高了信息的利用率，进一步提高 了后级解码的成功率。
附图说明
[0014]图1为本专利技术CCH解速率匹配(rdm)系统示意图；
[0015]图2为本专利技术CCH rdm状态转移图；
[0016]图3为本专利技术叠加算法流程图；
[0017]图4为比特变换示意图；
[0018]图5为实施例CCH信道解速率匹配(RDM)仿真结果；
[0019]图6为CCH信道解速率匹配(RDM)的具体实施流程流程图；图7为实施例系统示意图。
具体实施方式
[0020]如图1所示，为本实施例涉及一种CCH信道解速率匹配系统，包括：状态机控制单元、 输入控制单元、BRAM单元和输出控制单元，其中：状态机控制单元根据开始信号start，分别 向输入控制单元和输出控制单元传输数据计数的信息以控制数据的输入和输出；输入控制单元 接收解扰数据data_descr_i并填充补满至432bit后输出至BRAM单元，输出控制单元从ROM 中读取交织变换的地址数据后，将读出的地址作为读地址控制发送至BRAM单元，当完成三段 数据读取后进行比特重排并输出CCH信道解速率匹配的输出数据至译码单元。
[0021]所述的状态机控制单元使用三段式状态机控制数据的输入和输出，包括：空闲状态IDLE、 输入数据存储状态S1和数据控制输出状态S2，其中：IDLE状态下将输出至BRAM的读写信号 的寄存器都清零，当收到开始信号start后跳转到S1状态，开始数据处理；S1状态下将总长度 为432的输入数据平均分成每段144的三段数据并并将三段数据叠加，得到总长为144的叠 加数据后，按0～143的地址依次输出至BRAM单元，并在存储后产生totalBits_finish信号， 触发跳转至S2状态；S2状态下将MATLAB计算出的CCH解速率匹配的比特交织变换的映射关 系作为地址数据存在ROM中，在S2状态控制读取存有映射关系地址数据的ROM，将读出的地 址数据作为读BRAM的地址，读出S1状态存储的输入数据，完成CCH解速率匹配，完成到跳 转到空闲状态。
[0022]如图1所示，所述的输入控制单元包括：输入握手模块、补零填充模块和输入计数
器， 其中：输入握手模块接收来自状态机控制单元输出的开始接收数据和结束接收的信息，和前级 解扰模块的握手接收解扰输出的数据data_descr_i，将数据有效的valid信号输入计数器计数， 补零填充模块根据解扰输出数据的个数进行补零操作，当解扰数据data_descr_i的数据量不满 432位时，在输入数据末尾补零填满432位并输出至BRAM单元，输入计数器对输入的数据个 数进行计数，将计数结果输出至状态机控制单元作为状态跳转的信息。
[0023]如图1所示，所述的BRAM单元存储三段比特数据S_Int、P1_Int和P2_Int，并根据读 写入地址信号和读写使能信号即输出对应读取的地址的数据或写入对应地址的数据，其中：输 入控制单元向BRAM单元输出写数据的写指令和写入地址，输出控制单元控制向BRAM单元输 入读指令和读取地址。
[0024]如图3所示，根据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的LTE
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V收端CCH信道解速率匹配的系统，其特征在于，包括：状态机控制单元、输入控制单元、BRAM单元和输出控制单元，其中：状态机控制单元根据开始信号，分别向输入控制单元和输出控制单元传输数据计数的信息以控制数据的输入和输出；输入控制单元接收解扰数据并填充补满至432bit后输出至BRAM单元，输出控制单元通过产生读地址和读使能信号读取BRAM单元中的数据，从BRAM单元中读取数据的同时并进行比特重排后输出。2.根据权利要求1所述的基于FPGA的LTE
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V收端CCH信道解速率匹配的系统，其特征是，所述的输出控制单元中设有用于预存交织地址的ROM。3.根据权利要求1所述的基于FPGA的LTE
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V收端CCH信道解速率匹配的系统，其特征是，所述的输出单元通过与后级译码模块进行握手后输出重排后的数据，通过解速率匹配后进行译码操作。4.根据权利要求2所述的基于FPGA的LTE
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V收端CCH信道解速率匹配的系统，其特征是，所述的状态机控制单元使用三段式状态机控制数据的输入和输出，包括：空闲状态、输入数据存储状态和数据控制输出状态，其中：空闲状态状态下将输出至BRAM的读写信号的寄存器都清零，当收到开始信号start后跳转到输入数据存储状态，开始数据处理；输入数据存储状态下将总长度为432的输入数据平均分成每段144的三段数据并并将三段数据叠加，得到总长为144的叠加数据后，按0～143的地址依次输出至BRAM单元，并在存储后产生totalBits_finish信号，触发跳转至数据控制输出状态；数据控制输出状态下将MATLAB计算出的CCH解速率匹配的比特交织变换的映射关系作为地址数据存在ROM中，在数据控制输出状态控制读取存有映射关系地址数据的ROM，将读出的地址数据作为读BRAM的地址，读出输入数据存储状态存储的输入数据，完成CCH解速率匹配，完成到跳转到空闲状态。5.根据权利要求1所述的基于FPGA的LTE
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V收端CCH信道解速率匹配的系统，其特征是，所述的输入控制单元包括：输入握手模块、补零填充模块和输入计数器，其中：输入握手模块接收来自状态机控制单元输出的开始接收数据和结束接收的信息，和前级解扰模块的握手接收解扰输出的数据data_descr_i，将数据有效的valid信号输入计数器计数，补零填充模块根据解扰输出数据的个数进行补零操作，当解扰数据data_descr_i的数据量不满432位时，在输入数据末尾补零填满432位并输出至BRAM单元，输入计数器对输入的数据个数进行计数，将计数结果输出至状态机控制单元作为状态跳转的信息。6.根据权利要求1或5所述的基于FPGA的LTE
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V收端CCH信道解速率匹配的系统，其特征是，所述的BRAM单元存储三段比特数据S_Int、P1_Int和P2_Int，并根据读写入地址信号和读写使能信号即输出对应读取的地址的数据或写入对应地址的数据，其中：输入控制单元向BRAM单元输出写数据的写指令和写入地址，输出控制单元控制向BRAM单元输入读指令和读取地址；根...

【专利技术属性】
技术研发人员：葛骋翔，曹姗，姜之源，江立旻，彭飞，张晨浩，
申请(专利权)人：上海大学，
类型：发明
国别省市：