一种基于FPGA的以太网千兆万兆速率切换装置制造方法及图纸

一种基于FPGA的以太网千兆万兆速率切换装置，包括时钟模块、发送处理模块、数据处理模块、接收处理模块、配置加载模块、高速接口模块，时钟模块向高速接口模块提供参考时钟，发送处理模块分解以太网帧，重新整合为AXI_Stream接口数据，发送到数据处理模块，数据处理模块对接收的数据编码，转换为串行信号，发送到高速接口模块，将高速接口模块发送的信号解码，解析为AXI_Stream接口信号，发送到接收处理模块，接收处理模块解析AXI_Stream接口信号，重组成以太网帧格式数据，配置加载模块通过DRP参数接口控制高速接口模块的线速率，高速接口模块将串行信号转换为物理层高速信号。速接口模块将串行信号转换为物理层高速信号。速接口模块将串行信号转换为物理层高速信号。

【技术实现步骤摘要】
一种基于FPGA的以太网千兆万兆速率切换装置


[0001]本专利技术属于FPGA
，具体涉及一种传输速率转换技术。

技术介绍

[0002]现有技术中以太网融合口的速率切换，大多数是十兆、百兆、千兆的切换，很少实现千兆、万兆的切换。个别实现千兆、万兆的设计，在万兆速率时，需要在FPGA外部增加一个转换芯片。信号的转换，FPGA自身无法进行千兆、万兆信号的直接切换处理。
[0003]专利CN102325066A设计了一种千兆、万兆以太网切换的复合网卡，主控芯片包括4个GTP高速接口，第4个GTP高速接口通过切换模块与SFP/SFP+复合接口连接。切换模块连接万兆网卡功能芯片，该芯片与主控芯片连接。网卡工作在千兆时，主控芯片完成信号锁定和解码。工作在万兆时，万兆网卡功能芯片VSC8479完成信号的锁定和串并转换，将低速信号传送到主控芯片FPGA上，由FPGA解码数据，如图1所示。GTP所在芯片仅能处理千兆数据，网卡工作在万兆状态时，需要外部的万兆网卡功能芯片完成万兆到千兆的数据速率转换，再传送到GTP模块处理。除了GTP所在芯片，还需要额外增加一个功能芯片转换信号，增加了设计复杂度。
[0004]专利CN102497302的FPGA内部包含千兆MAC控制器和万兆MAC控制器，根据输入信号的不同，选择不同的接口处理。
[0005]专利CN112615800通过PHY芯片实现10M/100M/100Mbps自适应以太网端口，由处理器的调试串口以命令行的方式配置网络交换模块，整体设计需要多个器件配合。
[0006]市场上目前能够实现千兆、万兆的设计，需要在FPGA外部增加一个转换芯片，但是FPGA自身无法进行千兆、万兆信号直接切换处理。

技术实现思路

[0007]为了解决千兆、万兆的切换依赖于FPGA外部新增模块或在内部无法共用一个接口的技术问题，采用了上位机控制多个选择开关、由不同的时钟和pcs/pma模块产生不同位宽AXI_Stream接口数据的技术方案，产生了在一块FPGA芯片内部、用同一个接口实现千兆、万兆接口共用和切换的技术效果。
[0008]装置包括时钟模块、发送处理模块、数据处理模块、接收处理模块、配置加载模块、高速接口模块，时钟模块向高速接口模块提供参考时钟，发送处理模块分解以太网帧，重新整合为AXI_Stream接口数据，发送到数据处理模块，数据处理模块对接收的数据编码，转换为串行信号，发送到高速接口模块，将高速接口模块发送的信号解码，解析为AXI_Stream接口信号，发送到接收处理模块，接收处理模块解析AXI_Stream接口信号，重组成以太网帧格式数据，配置加载模块通过DRP参数接口控制高速接口模块的线速率，高速接口模块将串行信号转换为物理层高速信号。
[0009]时钟模块包括125MHz时钟、156MHz时钟、CPLL、QPLL、选择开关一，125MHz时钟经过CPLL输出后标记为CLK千兆时钟，156.25MHz经过QPLL输出后标记为CLK万兆时钟， CLK千兆
时钟和CLK万兆时钟输入选择开关一，选择开关一由上位机控制，从CLK千兆时钟和CLK万兆时钟二选一后，发送到高速接口模块。
[0010]发送处理模块包括1g发送帧处理模块、10g发送帧处理模块、选择开关三，选择开关三由上位机控制，选择不同速率，选择千兆速率时，10g发送帧处理模块的输入端信号悬空，以太网帧输入1g发送帧处理模块，整合为8bit的AXI_Stream接口数据，选择万兆速率时，1g发送帧处理模块的输入端信号悬空，以太网帧输入10g发送帧处理模块，整合为64bit的AXI_Stream接口数据。
[0011]数据处理模块包括1g以太网访问控制模块、1g pcs/pma模块、10g以太网访问控制模块、10g pcs/pma模块、选择开关四，8bit的AXI_Stream接口数据经过1g以太网访问控制模块，发送到1g pcs/pma模块，转换为串行信号，标记为1g发送串行信号，64bit的AXI_Stream接口数据经过10g以太网访问控制模块，发送到10g pcs/pma模块，转换为串行信号，标记为10g发送串行信号，1g发送串行信号和10g发送串行信号输入选择开关四，选择开关四由上位机进行控制，从1g发送串行信号和10g发送串行信号二选一后，发送到高速接口模块，选择千兆速率时，输出1g发送串行信号，选择万兆速率时，输出10g发送串行信号。
[0012]进一步的，1g pcs/pma模块将高速接口模块发送的串行信号，发送到1g以太网访问控制模块，转换为8bit的AXI_Stream接口数据，10g pcs/pma模块将高速接口模块发送的串行信号，转换为64bit的AXI_Stream接口数据，发送到10g以太网访问控制模块。
[0013]接收处理模块包括1g接收帧处理模块、10g接收帧处理模块、选择开关二，1g接收帧处理模块接收8bit的AXI_Stream接口数据，输出以太网格式数据，标记为1g以太网输出数据，10g接收帧处理模块接收64bit的AXI_Stream接口数据，输出以太网格式数据，标记为10g以太网输出数据，1g以太网输出数据和10g以太网输出数据输入选择开关二，选择开关二由上位机控制，从1g以太网输出数据和10g以太网输出数据二选一后，输出以太网帧信号，选择千兆速率时，输出1g以太网数据，选择万兆速率时，输出10g以太网数据。
[0014]配置加载模块的参数由上位机控制，选择千兆速率时，向高速接口模块配置千兆线速率参数，选择万兆速率时，向高速接口模块配置万兆线速率参数。
[0015]上位机选择千兆速率时，高速接口模块根据CLK千兆时钟和千兆线速率参数，将串行信号转换为千兆以太网数据，上位机选择万兆速率时，高速接口模块根据CLK万兆时钟和万兆线速率参数，将串行信号转换为万兆以太网数据。
附图说明
[0016]图1是现有技术结构原理，图2是本专利技术结构原理，图3是千兆收发原理，图4是万兆收发原理。
实施方式
[0017]以下结合附图对本专利技术的技术方案做具体的说明。
[0018]将本专利技术的各模块按图2所示连接后，上位机选择千兆速率时，选择开关一、选择开关二、选择开关三、选择开关四、配置加载模块同步选择千兆速率，125MHz时钟经过CPLL后，向高速接口模块发送CLK千兆时钟，配置加载模块将1g配置参数发送到高速接口模块，对高速接口模块复位操作，使高速接口模块工作在千兆模式，待发送的以太网帧通过选择
开关三由1g发送帧处理模块转换为8bit的AXI
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STREAM信号，输入1g以太网访问控制模块和1g_pcs/pma编码，通过选择开关四发送到高速接口模块，输出千兆以太网数据，实现千兆以太网接口发送，如图3所示。
[0019]上位机选择千兆速率时，125MHz时钟经过CPLL后，向高速接口模块发送CLK千兆时钟，配置加载模块将1g配置参数发送到高速接口模块，对高速接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的以太网千兆万兆速率切换装置，其特征在于，包括：时钟模块、发送处理模块、数据处理模块、接收处理模块、配置加载模块、高速接口模块，时钟模块向高速接口模块提供参考时钟，发送处理模块分解以太网帧，重新整合为AXI_Stream接口数据，发送到数据处理模块，数据处理模块对接收的数据编码，转换为串行信号，发送到高速接口模块，将高速接口模块发送的信号解码，解析为AXI_Stream接口信号，发送到接收处理模块，接收处理模块解析AXI_Stream接口信号，重组成以太网帧格式数据，配置加载模块通过DRP参数接口控制高速接口模块的线速率，高速接口模块将串行信号转换为物理层高速信号。2.根据权利要求1所述的基于FPGA的以太网千兆万兆速率切换装置，其特征在于，所述时钟模块，包括：125MHz时钟、156MHz时钟、CPLL、QPLL、选择开关一，125MHz时钟经过CPLL输出后标记为CLK千兆时钟，156.25MHz经过QPLL输出后标记为CLK万兆时钟， CLK千兆时钟和CLK万兆时钟输入选择开关一，选择开关一由上位机控制，从CLK千兆时钟和CLK万兆时钟二选一后，发送到高速接口模块。3.根据权利要求2所述的基于FPGA的以太网千兆万兆速率切换装置，其特征在于，所述发送处理模块，包括：1g发送帧处理模块、10g发送帧处理模块、选择开关三，选择开关三由上位机控制，选择不同速率，选择千兆速率时，10g发送帧处理模块的输入端信号悬空，以太网帧输入1g发送帧处理模块，整合为8bit的AXI_Stream接口数据，选择万兆速率时，1g发送帧处理模块的输入端信号悬空，以太网帧输入10g发送帧处理模块，整合为64bit的AXI_Stream接口数据。4.根据权利要求3所述的基于FPGA的以太网千兆万兆速率切换装置，其特征在于，所述数据处理模块，包括：1g以太网访问控制模块、1g pcs/pma模块、10g以太网访问控制模块、10g pcs/pma模块、选择开关四，8bit的AXI_Stream接口数据经过1g以太网访问控制模块，发送到1g pcs/pma模块，转换为串行信号，标记为1g发送串行信号，64bit的AXI_Stream接口数据经过10g以太网访问控制模块，发送到10g pcs/pma模块，转换为串行信号，标记为10g发送串行信号，1g发送串行信号和10g发送串行信号输入选择开关四，选择开关四由上位机进行控制，从1g发送串行信号和10g发送串行信号二选一后，发送到高速接口模块，选择千兆速率时，输出1g发送串行信号，选择万兆速率时，输出10g发送串行信号。5.根据权利要求4所述的基于FPGA的以太网千兆万兆速率切换装置，其特征在于，所述数据处理模块，还包括：1g pcs/pma模块将高速接口模块发送的串行信号，发送到1g以太网访问控制模块，转换为8bit的AXI_Stream接口数据，10g pcs/pma模块将高速接口模块发送的串行信号，转换为64bit的AXI_Stream接口数据，发送到10g以太网访问控制模块。6.根据权利要求3所述的基于FPGA的以太网千兆万兆速率切换装置，其特征在于，所述接收处理模块，包括：1g接收帧处理模块、10g接收帧处理模块、选择开关二，1g接收帧处理模块接收8bit的AXI_Stream接口数据，输出以太网格式数据，标记为1g以太网输出数据，10g接收帧处理模块接收64bit的AXI_Stream接口...

【专利技术属性】
技术研发人员：连璐，张国奇，何睿，
申请(专利权)人：南京全信传输科技股份有限公司，
类型：发明
国别省市：