数据通路测试方法、装置、设备、存储介质及程序产品制造方法及图纸

本申请提供了一种存储器的数据通路测试方法、装置、电子设备、计算机可读存储介质及计算机程序产品；涉及人工智能与芯片技术，方法包括：通过测试主机将多个随机数按照写入顺序依次发送至存储器；通过测试主机的电路对多个随机数按照写入顺序进行链式处理，得到第一链式处理结果；从存储器读取第二链式处理结果；其中，第二链式处理结果是通过存储器的电路对接收的多个随机数按照接收顺序进行链式处理得到的，且第二链式处理结果的位数与存储器接收的最后一个随机数的位数对应；通过测试主机将第一链式处理结果与第二链式处理结果进行比对，当比对结果一致时，确定存储器的数据通路测试通过。通过本申请，能够提高存储器的数据通路测试效率。据通路测试效率。据通路测试效率。

【技术实现步骤摘要】
数据通路测试方法、装置、设备、存储介质及程序产品


[0001]本申请涉及人工智能与芯片技术，尤其涉及一种存储器的数据通路测试方法、装置、电子设备、计算机可读存储介质及计算机程序产品。

技术介绍

[0002]人工智能(AI，Artificial Intelligence)是利用数字计算机或者数字计算机控制的机器模拟、延伸和扩展人的智能，感知环境、获取知识并使用知识获得最佳结果的理论、方法和技术及应用系统。
[0003]高带宽内存是一种标准化的堆栈存储技术，可为堆栈内部以及存储与逻辑元件之间的数据提供高带宽通道。高带宽内存封装将存储裸片堆叠起来，从而可以实现较高的读写速度，通常需要对高带宽内存存储器的读写数据通路进行测试，以保证在高速读写数据的过程中数据的正确性。
[0004]相关技术中会每次数据读写之后均会进行一次校验，即相当于需要对全量数据进行校对，且需要进行多次校对，导致测试效率较低，浪费硬件处理资源。

技术实现思路

[0005]本申请实施例提供一种存储器的数据通路测试方法、装置、电子设备、计算机可读存储介质及计算机程序产品，能够提高存储器的数据通路测试效率。
[0006]本申请实施例的技术方案是这样实现的：
[0007]本申请实施例提供一种存储器的数据通路测试方法，所述方法包括：
[0008]通过测试主机将多个随机数按照写入顺序依次发送至所述存储器；
[0009]通过所述测试主机的电路对所述多个随机数按照所述写入顺序进行链式处理，得到第一链式处理结果；
[0010]其中，所述第一链式处理结果的位数与写入的最后一个随机数的位数对应；
[0011]从所述存储器读取第二链式处理结果；
[0012]其中，所述第二链式处理结果是通过所述存储器的电路对接收的多个随机数按照接收顺序进行链式处理得到的，且所述第二链式处理结果的位数与存储器接收的最后一个随机数的位数对应，所述存储器的电路的电路逻辑与所述测试主机的电路的电路逻辑相同；
[0013]通过所述测试主机将所述第一链式处理结果与所述第二链式处理结果进行比对，当比对结果一致时，确定所述存储器的数据通路测试通过。
[0014]本申请实施例提供一种存储器的数据通路测试装置，所述装置包括：
[0015]发送模块，用于通过测试主机将多个随机数按照写入顺序依次发送至所述存储器；
[0016]链式模块，用于通过所述测试主机的电路对所述多个随机数按照所述写入顺序进行链式处理，得到第一链式处理结果；其中，所述第一链式处理结果的位数与写入的最后一
个随机数的位数对应；
[0017]接收模块，用于从所述存储器读取第二链式处理结果；其中，所述第二链式处理结果是通过所述存储器的电路对接收的多个随机数按照接收顺序进行链式处理得到的，且所述第二链式处理结果的位数与存储器接收的最后一个随机数的位数对应，所述存储器的电路的电路逻辑与所述测试主机的电路的电路逻辑相同；
[0018]比对模块，用于通过所述测试主机将所述第一链式处理结果与所述第二链式处理结果进行比对，当比对结果一致时，确定所述存储器的数据通路测试通过。
[0019]在上述方案中，所述测试主机包括随机数生成器，所述通过测试主机将多个随机数按照写入顺序依次发送至所述存储器之前，所述发送模块，还用于：针对多个时间节点中的每个所述时间节点执行以下处理：通过所述测试主机的随机数生成器在所述时间节点生成至少一个随机数；其中，在所述多个时间节点生成的多个随机数之间互相独立，所述写入顺序是生成每个所述随机数的时间节点的时间先后写入顺序。
[0020]在上述方案中，所述发送模块，还用于：通过测试主机将多个随机数按照写入顺序依次发送至所述存储器之前，针对多个时间节点中的每个所述时间节点执行以下处理：当所述时间节点是所述多个时间节点中最早的时间节点时，获取针对所述测试主机的电路配置的随机数；当所述时间节点不是所述多个时间节点中最早的时间节点时，通过所述测试主机的电路对输入数据进行数字信号处理，得到对应所述时间节点的随机数；其中，所述写入顺序是生成每个所述随机数的时间节点的时间先后写入顺序，所述测试主机的电路的输入数据是在所述时间节点的上一个相邻时间节点输出的随机数。
[0021]在上述方案中，所述测试主机的电路的数目为多个；所述发送模块，还用于：获取针对所述测试主机的每个所述电路配置的随机数单元，并将多个所述随机数单元组成所述随机数；通过所述测试主机的每个所述电路执行以下处理：接收在上一个相邻时间节点输出的随机数单元，并对接收的随机数单元进行数字信号处理，得到对应所述时间节点的随机数单元；将所述测试主机的每个所述电路在所述时间节点输出的随机数单元组成所述随机数；其中，所述测试主机的多个电路与多个所述随机数单元一一对应。
[0022]在上述方案中，所述发送模块，还用于：通过所述测试主机针对每个所述随机数按照所述写入顺序执行以下处理：对所述随机数进行基于配置位数的划分处理，得到多个随机数单元；其中，所述随机数单元包括至少一个上升沿数据位、至少一个下降沿数据位、上升沿数据掩码位、下降沿数据掩码位、上升沿数据总线翻转位以及下降沿数据总线翻转位；将所述多个随机数单元并行发送至所述存储器。
[0023]在上述方案中，所述链式模块，还用于：按照所述写入顺序针对所述多个随机数中每个所述随机数执行以下处理：通过所述测试主机的电路对上一个相邻随机数的链式处理结果以及所述随机数进行数字信号处理，得到对应所述随机数的链式处理结果；当所述随机数是所述多个随机数中基于所述写入顺序的最后一个随机数时，将对应所述随机数的链式处理结果确定为所述第一链式处理结果。
[0024]在上述方案中，所述测试主机的电路的数目为多个；所述链式模块，还用于：通过所述测试主机的每个所述电路执行以下处理：接收上一个相邻随机数单元的链式处理结果，并对接收的上一个相邻随机数单元的链式处理结果以及所述随机数中对应所述电路的随机数单元进行数字信号处理，得到对应所述随机数单元的链式处理结果；将所述测试主
机的每个所述电路输出的对应所述随机数单元的链式处理结果组成对应所述随机数的链式处理结果。
[0025]在上述方案中，每个所述电路包括N个级联的电路单元，所述链式模块，还用于：基于所述上一个相邻随机数单元的链式处理结果以及所述随机数中对应所述电路的随机数单元，确定第n电路单元的输入；通过N个级联的电路单元中的第n电路单元，对所述第n电路单元的输入进行移位处理，得到对应所述第n电路单元的输出比特位编码；基于对应所述第n电路单元的输出比特位编码，确定第n+1电路单元的输入；通过第n+1电路单元继续对所述第n+1电路单元的输入进行移位处理，得到对应所述第n+1电路单元的输出比特位编码；其中，N为大于或者等于2的整数，n为取值从1开始递增的整数变量，n的取值范围为1≤n<N；将每个所述电路单元的输出比特位编码进行基于对应电路单元的n值的降序排序处理，并按本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器的数据通路测试方法，其特征在于，所述方法包括：通过测试主机将多个随机数按照写入顺序依次发送至所述存储器；通过所述测试主机的电路对所述多个随机数按照所述写入顺序进行链式处理，得到第一链式处理结果；其中，所述第一链式处理结果的位数与写入的最后一个随机数的位数对应；从所述存储器读取第二链式处理结果；其中，所述第二链式处理结果是通过所述存储器的电路对接收的多个随机数按照接收顺序进行链式处理得到的，且所述第二链式处理结果的位数与存储器接收的最后一个随机数的位数对应，所述存储器的电路的电路逻辑与所述测试主机的电路的电路逻辑相同；通过所述测试主机将所述第一链式处理结果与所述第二链式处理结果进行比对，当比对结果一致时，确定所述存储器的数据通路测试通过。2.根据权利要求1所述的方法，其特征在于，所述通过测试主机将多个随机数按照写入顺序依次发送至所述存储器之前，所述方法还包括：针对多个时间节点中的每个所述时间节点执行以下处理：当所述时间节点是所述多个时间节点中最早的时间节点时，获取针对所述测试主机的电路配置的随机数；当所述时间节点不是所述多个时间节点中最早的时间节点时，通过所述测试主机的电路对输入数据进行数字信号处理，得到对应所述时间节点的随机数；其中，所述写入顺序是生成每个所述随机数的时间节点的时间先后写入顺序，所述测试主机的电路的输入数据是在所述时间节点的上一个相邻时间节点输出的随机数。3.根据权利要求2所述的方法，其特征在于，所述测试主机的电路的数目为多个；所述获取针对所述测试主机的电路配置的随机数，包括：获取针对所述测试主机的每个所述电路配置的随机数单元，并将多个所述随机数单元组成所述随机数；所述通过所述测试主机的电路对输入数据进行数字信号处理，得到对应所述时间节点的随机数，包括：通过所述测试主机的每个所述电路执行以下处理：接收在上一个相邻时间节点输出的随机数单元，并对接收的随机数单元进行数字信号处理，得到对应所述时间节点的随机数单元；将所述测试主机的每个所述电路在所述时间节点输出的随机数单元组成所述随机数；其中，所述测试主机的多个电路与多个所述随机数单元一一对应。4.根据权利要求1所述的方法，其特征在于，所述通过测试主机将多个随机数按照写入顺序依次发送至所述存储器，包括：通过所述测试主机针对每个所述随机数按照所述写入顺序执行以下处理：对所述随机数进行基于配置位数的划分处理，得到多个随机数单元；其中，所述随机数单元包括至少一个上升沿数据位、至少一个下降沿数据位、上升沿数据掩码位、下降沿数据掩码位、上升沿数据总线翻转位以及下降沿数据总线翻转位；将所述多个随机数单元并行发送至所述存储器。5.根据权利要求1所述的方法，其特征在于，所述通过所述测试主机的电路对所述多个
随机数按照所述写入顺序进行链式处理，得到第一链式处理结果，包括：按照所述写入顺序针对所述多个随机数中每个所述随机数执行以下处理：通过所述测试主机的电路对上一个相邻随机数的链式处理结果以及所述随机数进行数字信号处理，得到对应所述随机数的链式处理结果；当所述随机数是所述多个随机数中基于所述写入顺序的最后一个随机数时，将对应所述随机数的链式处理结果确定为所述第一链式处理结果。6.根据权利要求5所述的方法，其特征在于，所述测试主机的电路的数目为多个；所述通过所述测试主机的电路对上一个相邻随机数的链式处理结果以及所述随机数进行数字信号处理，得到对应所述随机数的链式处理结果，包括：通过所述测试主机的每个所述电路执行以下处理：接收上一个相邻随机数单元的链式处理结果，并对接收的上一个相邻随机数单元的链式处理结果以及所述随机数中对应所述电路的随机数单元进行数字信号处理，得到对应所述随机数单元的链式处理结果；将所述测试主机的每个所述电路输出的对应所述随机数单元的链式处理结果组成对应所述随机数的链式处理结果。7.根据权利要求6所述的方法，其特征在于，每个所述电路包括N个级联的电路单元；所述对接收的上一个相邻随机数单元的链式处理结果以及所述随机数中对应所述电路的随机数单元进行数字信号处理，得到对应所述随机数单元的链式处理结果，包括：基于所述上一个相邻随机数单元的链式处理结果以及所述随机数中对应所述电路的随机数单元，确定第n电路单元的输入；通过N个级联的电路单元中的第n电路单元，对所述第n电路单元的输入进行移位处理，得到对应所述第n电路单元的输出比特位编码；基于对应所述第n电路单元的输出比特位编码，确定第n+1电路单元的输入；通过第n+1电路单元继续对所述第n+1电路单元的输入进行移位处理，得到对应所述第n+1电路单元的输出比特位编码；其中，N为大于或者等于2的整数，n为取值从1开始递增的整数变量，n的取值范围为1≤n＜N；将每个所述电路单元的输出比特位编码进行基于对应电路单元的n值...

【专利技术属性】
技术研发人员：强鹏，
申请(专利权)人：腾讯科技深圳有限公司，
类型：发明
国别省市：