基于可编程逻辑硬件的RPR带宽提速系统及方法技术方案

本申请提供基于FPGA的RPR带宽提速系统及方法，其中，系统包括两个RPR MAC模块，一个RPR adaptor模块，RPR MAC模块分别连接下端的RPR端口，RPR MAC模块连接所述RPR adaptor，RPR adaptor模块连接上端以太网端口，以太网端口连接交换芯片，RPR adaptor模块用于两个RPR模块与交换芯片之间RPR组网适配，RPR adaptor模块至少包括下环处理模块，下环处理模块连接存储器，存储器根据RPR MAC模块上传的报文的优先级分类划分多个缓存区，所述多个缓存区用于RPR MAC模块上传报文时根据报文优先级以节拍报文分步进行对应缓存区的存放；缓存区用于待确认上传的节拍报文组成完整报文后通过以太网端口上传至交换芯片。本申请实施例在基于FPGA的RPR环系统只做小幅度改动情况下，可大幅度RPR环带宽。幅度RPR环带宽。幅度RPR环带宽。

【技术实现步骤摘要】
基于可编程逻辑硬件的RPR带宽提速系统及方法


[0001]本说明书涉及通信
，尤其涉及基于可编程逻辑硬件的RPR带宽提速系统及方法。

技术介绍

[0002]RPR(英文全称Resilient
‑
Packet
‑
Ring，中文弹性分组环)技术是基于双纤双向环网的一种新型数据包传输技术，如图1所示。RPR由两个方向相反的光纤环组成，两个环都能同时传输数据和控制信息。它运用空间重用技术，可以随时插入或删除环网上的节点，组网灵活。现有的RPR环组网如图2所示，包括两个RPR MAC模块和一个RPR Adaptor模块以及交换芯片。两个RPR MAC模块分别接收10G POS网络分流器上传的10G带宽数据，并通过RPR Adaptor模块适配后通过以太网端口上传至交换芯片。RPR Adaptor模块由FPGA芯片实现，完成交换芯片和RPR MAC模块之间的适配功能，提供包括帧结构转换(在下行方向由Ethernet帧转换为RPR帧，上行方向由RPR帧转换为Ethernet帧)、下行流量控制和环路选择等功能。RPR MAC模块主要完成RPR协议处理功能，包括业务接收转发决定、公平算法、流量整形、速率限制等功能。如图2所示的现有的RPR组网只能实现10G RPR环，带宽低，无法满足现在随着社会的发展，轨道交通等场景已经明确提出更高带宽的需求。

技术实现思路

[0003]为克服相关技术中存在的问题，本说明书提供了基于可编程逻辑硬件的RPR带宽提速系统及方法。
[0004]根据本说明书实施例的第一方面基于可编程逻辑硬件的RPR带宽提速系统，包括两个RPR MAC模块，一个RPR adaptor模块，RPR MAC模块分别连接下端的RPR端口，RPR MAC模块连接RPR adaptor，RPR adaptor模块连接上端以太网端口，以太网端口连接交换芯片，RPR adaptor模块用于两个RPR模块与交换芯片之间RPR组网适配，RPR adaptor模块至少包括下环处理模块，下环处理模块连接存储器，存储器根据RPR MAC模块上传的报文的优先级分类划分多个缓存区，多个缓存区用于RPR MAC模块上传报文时根据报文优先级以节拍报文分步进行对应缓存区的存放；缓存区用于待确认上传的节拍报文组成完整报文后通过以太网端口上传至交换芯片。
[0005]进一步地，确认上传的节拍报文组成完整报文的方法包括：
[0006]完整报文至少包括结束标志位EOP和最后节拍报文中有效字节数MOD，当结束标志位EOP被标志数则确认上传的报文为完整报文，通过最后节拍报文中有效字节数MOD在最后节拍报文存在空字节的情况下，识别出其中有效字节。
[0007]进一步地，RPR MAC模块识别上传报文的优先级，以写FIFO地址加结束标志位EOP被标志的方式确认将完整报文写入DDR对应的优先级的缓存区，以读FIFO地址加结束标志位EOP被标志的方式将报文读出并通过以太网端口上传至交换芯片。
[0008]优选的，存储器为DDR，DDR有四组控制器。
[0009]优选的，两个RPR MAC模块和一个RPR adaptor模块包括于一个FPGA芯片中。
[0010]进一步地，FPGA芯片的时钟为400M，数据位宽为512bit。
[0011]进一步地，RPR MAC模块中设置有环上限速模块，用于对RPR MAC模块中的过环和上环流量进行限速。
[0012]本申请实施例第二方面提供了基于可编程逻辑硬件的RPR带宽提速方法，包括两个RPR MAC模块，一个RPR adaptor模块，RPR MAC模块分别连接下端的RPR端口，RPR MAC模块连接RPR adaptor，RPR adaptor模块连接上端以太网端口，以太网端口连接交换芯片，RPR adaptor模块用于两个RPR模块与交换芯片之间RPR组网适配，RPR adaptor模块至少包括下环处理模块，下环处理模块连接存储器，方法包括：存储器根据RPR MAC模块上传的报文的优先级分类划分多个缓存区；
[0013]RPR MAC模块上传报文根据报文优先级将报文以节拍报文方式分步存放入对应的缓存区；
[0014]待确认上传的节拍报文组成完成报文后通过以太网端口上传至交换芯片。
[0015]进一步地，确认上传的节拍报文组成完整报文的方法包括：
[0016]完整报文至少包括结束标志位EOP和最后节拍报文中有效字节数MOD，当结束标志位EOP被标志数则确认上传的报文为完整报文，通过最后节拍报文中有效字节数MOD在最后节拍报文存在空字节的情况下，识别出其中有效字节。
[0017]进一步地，RPR MAC模块识别上传报文的优先级，以写FIFO地址加结束标志位EOP被标志的方式确认将完整报文写入DDR对应的优先级的缓存区，以读FIFO地址加结束标志位EOP被标志的方式将报文读出并通过以太网端口上传至交换芯片。
[0018]优选的，存储器为DDR，DDR有四组控制器。
[0019]优选的，两个RPR MAC模块和一个RPR adaptor模块包括于一个FPGA芯片中。
[0020]本说明书的实施例提供的技术方案可以包括以下有益效果：
[0021]本说明书实施例在基于FPGA的RPR环系统只做小幅度改动情况下，可大幅度RPR环带宽。
[0022]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本说明书。
附图说明
[0023]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本说明书的实施例，并与说明书一起用于解释本说明书的原理。
[0024]图1是RPR环网结构示意图；
[0025]图2是现有技术RPR环组网系统框图；
[0026]图3是本申请RPR环组网系统框图；
[0027]图4是本申请DDR写入与读出硬件示意框图；
[0028]图5是本申请方式流程图。
具体实施方式
[0029]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及
附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本说明书相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本说明书的一些方面相一致的装置和方法的例子。
[0030]本申请中基于可编程逻辑硬件的RPR带宽提速系统，如图3所示，包括两个RPR MAC模块，一个RPR adaptor模块，RPR MAC模块分别连接下端的RPR端口。RPR MAC模块连接RPR adaptor，RPR adaptor模块连接上端以太网端口，以太网端口连接交换芯片。RPR adaptor模块用于两个RPR模块与交换芯片之间RPR组网适配。
[0031]RPR MAC模块主要用于查表、转发、过环缓存、上环调度以及通过公平算法进行流量调度等。...

【技术保护点】

【技术特征摘要】
MAC模块识别上传报文的识别优先级，以写FIFO地址加结束标志位EOP被标志的方式确认将完整报文写入DDR对应的优先级的缓存区，以所述读FIFO地址加结束标志位EOP被标志的方式将报文读出并通过以太网端口上传至交换芯片。11.根据权利要求8所述的基于可编程逻辑...

【专利技术属性】
技术研发人员：金亦锋，
申请(专利权)人：新华三技术有限公司，
类型：发明
国别省市：