一种数据写入控制装置及其数据写入控制方法，数据写入控制装置包括控制信号产生器、数据选通使能信号产生器及数据选通索引产生器。控制信号产生器接收写入命令、前同步码设定值及等待时间设定值，且根据写入命令、前同步码设定值及等待时间设定值产生内部写入脉冲及前同步码信息。数据选通使能信号产生器根据内部写入脉冲及前同步码设定值产生数据选通流水线使能信号。数据选通索引产生器根据数据选通流水线使能信号及前同步码信息产生多个数据选通索引。个数据选通索引。个数据选通索引。
【技术实现步骤摘要】
数据写入控制装置及其数据写入控制方法
[0001]本专利技术大体来说涉及一种数据写入控制装置及其数据写入控制方法，且更具体来说涉及可满足动态随机存取存储器(dynamic random access memory，DRAM)的规范的时序要求的数据写入控制装置及其数据写入控制方法。
技术介绍
[0002]在双倍数据速率(double data rate 5，DDR5)型DRAM的规范中，tDQSS(数据选通信号相对于时钟信号的时间差)+tDQSD(时钟信号与数据选通信号之间的时间延迟)的最大值达到时钟信号的正负1.25个周期，此导致旧的架构的内部写入脉冲无法正确地找到写入使能的开始位置。此外，在DDR4型DRAM的规范中定义的tDQSS的范围仅为时钟信号的正负0.27个周期，此小于时钟信号的周期。因此数据选通信号的仅一个对应边沿包含在内部写入脉冲的范围内。常规架构不会导致DDR4中的锁存跳过(latch jump)或失闩锁存(miss latch)。另外，DDR5的常规架构可同时在内部写入脉冲范围中包含数据选通信号的多于两个的边沿，且导致无法正确地操作。
技术实现思路
[0003]本专利技术提供一种可满足存储器的规范的时序要求的数据写入控制装置及其数据写入控制方法。
[0004]所述数据写入控制装置包括控制信号产生器、数据选通使能信号产生器及数据选通索引产生器。所述控制信号产生器接收写入命令、前同步码设定值及等待时间设定值，且根据所述写入命令、所述前同步码设定值及所述等待时间设定值产生内部写入脉冲及前同步码信息。所述数据选通使能信号产生器耦接到所述控制信号产生器，且根据所述内部写入脉冲及所述前同步码设定值产生数据选通流水线使能信号。所述数据选通索引产生器耦接到所述数据选通使能信号产生器，且根据所述数据选通流水线使能信号及所述前同步码信息产生多个数据选通索引。
[0005]所述数据写入控制方法包括：接收写入命令、前同步码设定值及等待时间设定值，且根据所述写入命令、所述前同步码设定值及所述等待时间设定值产生内部写入脉冲及前同步码信息；根据所述内部写入脉冲及所述前同步码设定值产生数据选通流水线使能信号；以及根据所述数据选通流水线使能信号及所述前同步码信息产生多个数据选通索引。
[0006]因此，本公开提供控制信号产生器，以根据写入命令、前同步码设定值及等待时间设定值产生前同步码信息。控制信号产生器可根据当前写入命令是否对应于完整的前同步码以及写入数据的数据深度来产生前同步码信息。数据选通索引产生器可根据前同步码信息产生数据选通索引。这样一来，写入命令便可相应地成功执行。
[0007]应理解，前面的一般性说明及以下的详细说明二者均是示例性的，且旨在提供对所主张的本专利技术的进一步阐释。
附图说明
[0008]包括附图以提供对本专利技术的进一步理解，且附图被并入本说明书并构成本说明书的一部分。附图示出本专利技术的实施例且与说明一同用于阐释本专利技术的原理。
[0009]图1示出根据本公开实施例的数据写入控制装置的方块图；
[0010]图2示出根据本公开另一实施例的数据写入控制装置的示意图；
[0011]图3到图9示出根据本公开不同实施例的数据写入控制装置的多个波形图；
[0012]图10示出根据本公开实施例的数据写入控制方法的流程图。
[0013][符号的说明][0014]100、200：数据写入控制装置
[0015]110、210：控制信号产生器
[0016]120、220：数据选通使能信号产生器
[0017]130、230：数据选通索引产生器
[0018]211：写入间隙计算器
[0019]212：前同步码切换计算器
[0020]213：内部写入脉冲产生器
[0021]214：写入命令接收界面
[0022]231：复用器
[0023]2321、2322～232N：寄存器
[0024]CLK：时钟信号
[0025]CWLset：等待时间设定值
[0026]DQS、DQS1、DQS2：数据选通信号
[0027]DQSF：经反相数据选通信号
[0028]ENS、ENS1、ENS2：数据选通流水线使能信号
[0029]FB1、FB2、FB3：反馈信号
[0030]IDX、IDX1、IDX2：数据选通索引
[0031]IwP：内部写入脉冲
[0032]Pset：前同步码设定值
[0033]PINF：前同步码信息
[0034]PINF1、PINF2、PINF3、PINF4：位
[0035]Q0、Q1、Q2、Q3、Q0(2nd)、Q1(2nd)、Q2(2nd)、Q3(2nd)、Q4：值
[0036]S1010、S1020、S1030：步骤
[0037]t1、t2、tWR1、tWR2：时间点
[0038]tCCD：循环
[0039]tCWL：等待时间
[0040]Wcmd：写入命令
具体实施方式
[0041]现将详细参照本专利技术的当前优选实施例，所述优选实施例的实例在附图中示出。在附图及说明中尽可能使用相同的参考编号来指代相同或相似的部件。
[0042]参照图1，图1示出根据本公开实施例的数据写入控制装置的方块图。数据写入控制装置100适用于存储器装置。数据写入控制装置100包括控制信号产生器110、数据选通使能信号产生器120及数据选通索引产生器130。控制信号产生器110接收写入命令Wcmd、前同步码设定值Pset及等待时间设定值CWLset。控制信号产生器110根据写入命令Wcmd、前同步码设定值Pset及等待时间设定值CWLset产生内部写入脉冲IwP及前同步码信息PINF。数据选通使能信号产生器120耦接到控制信号产生器110。数据选通使能信号产生器120接收内部写入脉冲IwP及前同步码设定值Pset，且根据内部写入脉冲IwP及前同步码设定值Pset产生数据选通流水线使能信号ENS。数据选通索引产生器130耦接到数据选通使能信号产生器120。数据选通索引产生器130接收数据选通流水线使能信号ENS及前同步码信息PINF。数据选通索引产生器130根据数据选通流水线使能信号ENS及前同步码信息PINF产生多个数据选通索引IDX。
[0043]详细来说，控制信号产生器110接收写入命令Wcmd以激活对存储器装置的数据写入操作。控制信号产生器110还接收前同步码设定值Pset，其中前同步码设定值Pset用于对写入数据的前同步码的时间宽度进行设定。前同步码的时间宽度可被设定成时钟信号的周期的N倍(其中N是正整数)，且存储器装置基于时钟信号进行操作。等待时间设定值CWLset用于设定数据写入操作的CAS写入等待时间(CAS writing latency，CWL)。CWL是内部写入命令与可获得的写入数据的第一位之间的延迟，以时钟信号的时钟循环为单位。这样一来，控本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种数据写入控制装置，适用于存储器装置，所述数据写入控制装置包括：控制信号产生器，接收写入命令、前同步码设定值及等待时间设定值，且根据所述写入命令、所述前同步码设定值及所述等待时间设定值产生内部写入脉冲及前同步码信息；数据选通使能信号产生器，耦接到所述控制信号产生器，且根据所述内部写入脉冲及所述前同步码设定值产生数据选通流水线使能信号；以及数据选通索引产生器，耦接到所述数据选通使能信号产生器，且根据所述数据选通流水线使能信号及所述前同步码信息产生多个数据选通索引。2.根据权利要求1所述的数据写入控制装置，其中所述控制信号产生器包括：写入间隙计算器，其中在当前写入命令对应于不完整的前同步码时，所述写入间隙计算器根据间隙及先前写入命令的开始时间点来计算所述当前写入命令的开始时间点；前同步码切换计算器，根据所述当前写入命令是否对应于完整的前同步码以及写入数据的数据深度来产生所述前同步码信息；以及内部写入脉冲产生器，根据所述写入命令、所述前同步码信息及所述等待时间设定值产生所述内部写入脉冲。3.根据权利要求2所述的数据写入控制装置，其中所述前同步码信息包括全前同步码旗标及前同步码切换信号，其中所述全前同步码旗标用于指示所述当前写入命令是否对应于所述完整的前同步码，且具有至少一个位的所述前同步码切换信号对应于所述写入数据的所述数据深度。4.根据权利要求3所述的数据写入控制装置，其中所述数据选通索引产生器包括：复用器，耦接到所述数据选通使能信号产生器及所述前同步码切换计算器，根据所述前同步码信息选择所述内部写入脉冲及多个反馈信号中的一者来产生所述多个数据选通索引；以及多个寄存器，串联耦接到所述复用器的输出端，且根据数据选通信号对所述复用器的所述输出端上的信号进行移位，其中所述多个寄存器中的多个被选择的寄存器分别产生所述多个反馈信号。5.根据权利...
【专利技术属性】
技术研发人员：黄天德，陈昱昕，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：
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