数据发送器、数据接收器以及数据发送和接收系统技术方案

提供一种数据发送器、数据接收器以及数据发送和接收系统。所述数据发送器包括：发送电路，被配置为发送数据，所述数据包括交替的奇数数据和偶数数据。发送电路包括：第一触发器，被配置为接收奇数数据并生成时序重定的奇数数据；以及第二触发器，被配置为接收偶数数据并生成时序重定的偶数数据。所述数据发送器包括：时钟发送电路，被配置为将时钟信号供应到发送电路，时钟发送电路包括：时钟驱动器，被配置为将时钟信号发送到接收所述数据的接收器。置为将时钟信号发送到接收所述数据的接收器。置为将时钟信号发送到接收所述数据的接收器。

【技术实现步骤摘要】
数据发送器、数据接收器以及数据发送和接收系统
[0001]本申请要求于2022年2月18日提交的第10
‑
2022
‑
0021574号韩国专利申请的优先权，以及于2022年8月23日在韩国知识产权局提交的第10
‑
2022
‑
0105543号韩国专利申请的优先权，所述两个韩国专利申请的全部内容通过引用包含于此。


[0002]一些示例实施例涉及数据嵌入式时钟信令收发器和/或包括数据嵌入式时钟信令收发器的系统。

技术介绍

[0003]由于大规模并行短程存储器接口中的大量输入/输出(I/O)，用于发送数据的发送器和用于接收数据的接收器的面积增大。
[0004]由于存在对将时钟准确地分配给大量发送器和接收器的期望或需求，因此用于控制时钟的与时钟相关联的电路(例如，占空比校正(DCC)电路、占空比检测(DCD)电路等)可被包括在包括发送器和接收器的收发器中。
[0005]为了减少数据发送器和数据接收器的面积并且为了有效的使用，存在对消除与时钟相关联的电路的期望或需求。

技术实现思路

[0006]专利技术构思的方面提供一种生成数据嵌入式时钟信号的数据发送器。
[0007]专利技术构思的方面提供一种通过消除对接收器中的时钟和数据恢复(CDR)电路和/或时钟和数据对准(CDA)电路的期望或需求来提高区域效率的数据接收器，接收器通过生成数据嵌入式时钟信号的数据发送器来接收数据。
[0008]然而，专利技术构思的方面不限于在此阐述的方面。通过参照以下给出的本专利技术的具体实施方式，专利技术构思的其他方面对于本专利技术所属领域的普通技术人员将变得更加清楚。
[0009]根据专利技术构思的一些方面，一种数据发送器包括：发送电路，被配置为发送数据，所述数据包括交替的奇数数据和偶数数据。发送电路包括：第一触发器，被配置为接收奇数数据并生成时序重定的奇数数据；以及第二触发器，被配置为接收偶数数据并生成时序重定的偶数数据。所述数据发送器包括：时钟发送电路，被配置为将时钟信号供应到发送电路，时钟发送电路包括：时钟驱动器，被配置为将时钟信号发送到接收所述数据的接收器。
[0010]根据专利技术构思的一些方面，一种数据接收器包括：接收电路，被配置为从发送器接收数据，并且从发送器接收时钟信号，其中，接收电路包括被配置为接收所述数据和时钟信号并且在输入共模为低时对所述数据进行评估的第一类型电路，以及被配置为接收所述数据和时钟信号并且在所述输入共模为高时对所述数据进行评估的第二类型电路；其中，第一类型电路包括被配置为接收所述数据和时钟信号以生成第一比较信号和第二比较信号的第一比较器，以及被配置为接收第一比较信号和第二比较信号的第一锁存器；并且第二类型电路包括被配置为接收所述数据和时钟信号以生成第三比较信号和第四比较信号的
第二比较器，以及被配置为接收第三比较信号和第四比较信号的第二锁存器。
[0011]根据专利技术构思的一些方面，一种数据发送和接收系统包括：数据发送器，包括被配置为发送时钟信号时钟发送电路，以及被配置为通过将数据嵌入时钟信号来发送具有调制的幅度的数据的发送电路；第一通道，被配置为发送所述具有调制的幅度的数据；第二通道，被配置为发送时钟信号；以及数据接收器，包括连接到第一通道和第二通道的接收电路。发送电路被配置为：接收数据，将所述数据划分为彼此穿插的奇数数据和偶数数据，生成所述具有调制的幅度的数据，并且将所述数据发送到第一通道，并且接收电路具有被配置为当所述具有调制的幅度的数据与时钟信号之间的输入共模电压低于参考值时对所述数据进行评估的第一类型电路，以及被配置为当输入共模电压高于参考值时对所述数据进行评估的第二类型电路。
[0012]应注意，专利技术构思的效果不限于以上描述的效果，并且从下面的描述，专利技术构思的其他效果将是清楚的。
附图说明
[0013]通过参照附图详细描述专利技术构思的示例实施例，专利技术构思的以上和其他方面和特征将变得更加清楚，其中：
[0014]图1是示出根据一些示例实施例的数据发送和接收系统的示图；
[0015]图2是示出根据一些示例实施例的数据发送和接收系统的另一示图；
[0016]图3是示出根据一些示例实施例的数据发送和接收系统的另一示图；
[0017]图4是用于解释根据一些示例实施例的生成将由数据发送器发送的具有调制的幅度的数据的操作的示例图；
[0018]图5是用于描述根据一些示例实施例的数据发送和接收系统的数据调制驱动器的示例图；
[0019]图6和图7是用于解释根据一些示例实施例的数据调制驱动器的操作的一部分的示例曲线图；
[0020]图8是用于描述根据一些示例实施例的数据发送和接收系统的弱驱动器的示例图；
[0021]图9是用于描述根据一些示例实施例的数据发送和接收系统的时钟驱动器的示例图；
[0022]图10是用于解释根据一些示例实施例的数据接收器的示例图；
[0023]图11是用于解释根据一些示例实施例的数据接收器的操作的示例图；
[0024]图12是用于解释根据一些示例实施例的数据接收器的操作的另一示例图；以及
[0025]图13是用于描述根据一些示例实施例的数据发送和接收系统的示例图。
具体实施方式
[0026]图1是示出根据一些示例实施例的数据发送和接收系统的示图。
[0027]参照图1，数据发送和接收系统1可包括数据发送器10、第一通道(Ch 1)、第二通道(Ch 2)和数据接收器30。
[0028]数据发送和接收系统1可被实现为便携式电子装置、计算机或数据服务器。数据发
送器10可作为发送数据的发送器进行操作，并且数据发送器10可包括发送电路100。在一个示例实施例中，数据发送器10可被实现为处理器或存储器控制器。
[0029]数据接收器30可作为接收数据的接收器进行操作，并且数据接收器30可包括接收电路300。在一个示例实施例中，数据接收器30可以是存储器装置(诸如，双列直插式存储器模块(DIMM))。数据接收器30可包括至少一个存储器元件，并且作为示例，数据接收器30可包括易失性存储器元件(诸如，DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、RDRAM(兰巴斯DRAM)、T
‑
RAM(晶闸管RAM)、Z
‑
RAM(零电容器RAM)和TTRAM(双晶体管RAM))，或者可包括非易失性存储器元件(诸如，EEPROM(电可擦除可编程只读存储器)、闪存、MRAM(磁性RAM)、STT
‑
MRAM(自旋转移力矩MRAM)、导电桥接RAM(CBRAM)、FeRAM(铁电RAM)、PRAM(相变RAM)、电阻式RAM(RRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储器装置或绝缘电阻变化存储器)，但是示例实施例不限于此。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据发送器，包括：发送电路，被配置为发送数据，所述数据包括交替的奇数数据和偶数数据，发送电路包括：第一触发器，被配置为接收奇数数据并生成时序重定的奇数数据；以及第二触发器，被配置为接收偶数数据并生成时序重定的偶数数据；以及时钟发送电路，被配置为将时钟信号供应到发送电路，时钟发送电路包括：时钟驱动器，被配置为将时钟信号发送到接收所述数据的接收器。2.根据权利要求1所述的数据发送器，其中，发送电路还包括：数据调制驱动器和弱驱动器，被配置为接收时序重定的奇数数据和时序重定的偶数数据，并且生成具有调制的幅度的数据。3.根据权利要求2所述的数据发送器，其中，发送电路还包括：第一数控延迟线，被配置为接收通过使时钟信号反相而获得的反相时钟信号，以生成延迟的反相时钟信号。4.根据权利要求3所述的数据发送器，其中延迟的反相时钟信号被发送到数据调制驱动器，并且数据调制驱动器被配置为：根据延迟的反相时钟信号来生成所述具有调制的幅度的数据。5.根据权利要求2所述的数据发送器，其中，数据调制驱动器包括多个逻辑元件和多个晶体管。6.根据权利要求1所述的数据发送器，其中，发送电路还包括：第二数控延迟线，被配置为接收通过使时钟信号反相而获得的反相时钟信号，以生成延迟的反相时钟信号。7.根据权利要求6所述的数据发送器，其中，发送电路包括：弱驱动器，被配置为接收延迟的反相时钟信号，并且弱驱动器不被配置为接收奇数数据和偶数数据。8.根据权利要求1至7中任一项所述的数据发送器，其中，时钟信号被发送到第一触发器。9.根据权利要求1至7中任一项所述的数据发送器，其中，发送电路被配置为：生成通过针对重复高和低的信号来改变时钟信号的幅度而获得的具有调制的幅度的数据，并且将所述具有调制的幅度的数据发送到接收器。10.一种数据接收器，包括：接收电路，被配置为从发送器接收数据，并且从发送器接收时钟信号，其中，接收电路包括：第一类型电路，被配置为接收所述数据和时钟信号，并且在输入共模为低时对所述数据进行评估；以及第二类型电路，被配置为接收所述数据和时钟信号，并且在所述输入共模为高时对所述数据进行评估，其中，第一类型电路包括：第一比较器，被配置为接收所述数据和时钟信号以生成第一比较信号和第二比较信号；以及第一锁存器，被配置为接收第一比较信号和第二比较信号，并且第二类型电路包括：第二比较器，被配置为接收所述数据和时钟信号以生成第三比较信号和第四比较信号；以及第二锁存器，被配置为接收第三比较信号和第四比较信号。
11.根据权利要求10所述的...

【专利技术属性】
技术研发人员：金秉夑，徐在永，
申请(专利权)人：浦项工科大学校产学协力团，
类型：发明
国别省市：