【技术实现步骤摘要】
基于FPGA的UART传输VGA图像显示系统
[0001]本专利技术涉及视频处理
，特别涉及基于FPGA的UART传输VGA图像显示系统。
技术介绍
[0002]随着社会信息化程度的提高，在嵌入式系统当中的视频处理技术逐渐成为视频显示应用的主要考虑因素。多媒体设备在目前类型众多，大小各异，对于中小型嵌入式设备的显示接口而言，其接口类型逐步规范化，使得视频显示接口的使用逐步标准化。
[0003]现有技术以传统微控制器为核心的中小型嵌入设备实现图像传输和处理，传统微处理器是在每一个指令周期下采用指令进行地址数据读取，针对每一个的地址的数据需要串行执行，从而导致处理图像数据速度慢，导致图像显示慢。
技术实现思路
[0004]本专利技术目的是为了解决现有中小型嵌入式设备图像显示还存在处理图像数据速度慢，导致图像显示慢的问题，而提出了基于FPGA的UART传输VGA图像显示系统。
[0005]基于FPGA的UART传输VGA图像显示系统，包括：图像预处理模块、串口接收模块、写数据通道模块、存储模块...
【技术保护点】
【技术特征摘要】
1.基于FPGA的UART传输VGA图像显示系统，其特征在于所系统包括：图像预处理模块、串口接收模块、写数据通道模块、存储模块、数据扩展模块、读数据通道模块、显示控制模块；所述图像预处理模块用于将图像数据进行格式转换，获得串行图像数据，并将串行图像数据输入到串口接收模块中；所述串口接收模块用于将串行图像数据中抖动信号的亚稳态消除，获得写控制信号，然后将写控制信号传输到存储模块中；所述写数据通道用于将串行图像数据的地址写入到存储模块中；所述存储模块用于根据串行图像数据地址存储写控制信号，并将存储的写控制信号输入到数据扩展模块；所述数据扩展模块用于对写控制信号进行格式转换，并将格式转换后的写控制信号输入到读数据通道模块；所述读数据通道模块用于对格式转换后的写控制信号进行VGA行、场扫描，获得VGA行、场扫描时序在同步、后沿、有限图像显示、前沿四个不同阶段内的像素时钟周期计数，并将VGA行、场扫描时序在同步、后沿、有限图像显示、前沿四个不同阶段内的像素时钟周期计数传输给出显示控制模块；所述显示控制模块用于根据VGA行、场扫描时序在同步、后沿、有限图像显示、前沿四个不同阶段内的像素时钟周期计数进行数据局部状态跳转，从而在有效区域内显示图像。2.根据权利要求1所述的基于FPGA的UART传输VGA图像显示系统，其特征在于：所述将图像数据进行格式转换，获得串行图像数据，具体为：首先，利用Matlab中的按位相与函数和移位函数对图像数据进行处理，生成具有八位宽深度的图像信息；然后，将8位宽深度的图像信息进行RGB颜色输出格式的处理，即RGB888颜色格式转换为RGB332颜色格式输出。3.根据权利要求2所述的基于FPGA的UART传输VGA图像显示系统，其特征在于：所述串口接收模块用于将串行图像数据中抖动信号的亚稳态消除，获得写控制信号，然后将写控制信号传输到存储模块中，具体为：步骤一、在系统时钟下，通过主机设备输入串行图像数据；步骤二、在系统时钟下，基于串行异步收发协议，对串行图像数据串行传输，获得写控制信号，具体为：步骤二一、将串行图像数据像素点输入位宽设置为8位宽，将每8位宽的数据作为一组传输数据；步骤二二、将每组传输数据输入到多级串行移位寄存器中，消除抖动信号的亚稳态消除；步骤二三、利用步骤二二处理后的数据进行串行图像数据的移位传输。4.根据权利要求3所述的基于FPGA的UART传输VGA图像显示系统，其特征在于：所述写数据通道用于将串行图像数据的地址写入到存储模块中，包括：数据选择器、地址控制器、第一计数器、第一比较器；所述数据选择器：判断串口接收模块传输数据的地址与预设地址是否一致，并将比较
结果发送给地址控制器和第一计数器；所述地址控制器：当串口接收模块传输数据的地址与预设地址一致时，将串口接收模块传输数据的地址输入到存储模块中；所述第一计数器：当串口接收模块传输数据的地址与预设地址不一致时，第一计数器从0开始地址自加，并将每次自加后的地址输入到第一比较器中；所述第一比较器：将第一计数器自加后的地址与所要显示的图像大小比较，若自加后的地址小于所要显示图像的大小，则将比较结果传输给第一计数器，第一计...
【专利技术属性】
技术研发人员：王建民，项荣标，康铭鑫，诸葛霞，
申请(专利权)人：宁波工程学院，
类型：发明
国别省市：
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