基于非线性鉴相器电路的延迟锁相环电路制造技术

本发明专利技术公开了一种基于非线性鉴相器电路的延迟锁相环电路，涉及时钟信号产生电路技术领域，解决了技术中锁相环电路锁定精度不高，同时混合信号延迟锁相环电路设计复杂，且面积和功耗较大的问题，该电路包括：n个采样器电路、n个串转并电路、信号处理电路以及压控延时链电路；n个采样器电路之间并联，n个串转并电路之间并联，n个采样器电路分别串联n个串转并电路；信号处理电路与n个串转并电路串联，信号处理电路用于输出模拟电压；压控延时链电路与信号处理电路串联，压控延时链电路用于输出反馈信号，并将反馈信号传输至n个采样器电路；实现了在简化电路结构的基础上，提高了产生多相时钟的精度。时钟的精度。时钟的精度。

【技术实现步骤摘要】
基于非线性鉴相器电路的延迟锁相环电路


[0001]本专利技术涉及时钟信号产生电路
，尤其涉及一种基于非线性鉴相器电路的延迟锁相环电路。

技术介绍

[0002]锁相环电路作为时钟产生电路，是集成电路中最重要的模块之一，随着理论逐渐成熟，被广泛的应用于高速数字系统中，执行各种时钟处理电路任务。如时钟恢复、时钟产生、时钟扩频和频率合成等。
[0003]现有锁相环按照环路可以分为两类，PLL和DLL。PLL需要一个低频参考时钟作为输入，通过比较输入和反馈时钟的频率及相位，动态调节系统，并最终使输出时钟实现N倍频，但在实际实现中，抖动较大且占用面积较大。DLLPLL的区别在于是用压控延迟线取代压控振荡器电路，DLL仅比较输入输出的时钟相位，动态调整延迟线的延时大小，减小输入输出时钟之间的相位差，并最终使其达到相同，但在实际使用中，随着信号频率的提高，精度降低。
[0004]如何在高速Serdes系统中实现高精度、低抖动且功耗低面积小的电路是亟需解决的问题。

技术实现思路

[0005]本专利技术通过提供一种基于非线性鉴相器电路的延迟锁相环电路换，解决了现有技术中锁相环电路锁定精度不高，同时混合信号延迟锁相环电路设计复杂，且面积和功耗较大的问题，实现了在简化电路结构的基础上，提高了产生多相时钟的精度。
[0006]本专利技术提供了一种基于非线性鉴相器电路的延迟锁相环电路，该电路包括：
[0007]n个采样器电路、n个串转并电路、信号处理电路以及压控延时链电路；
[0008]所述n个采样器电路之间并联，所述采样器电路用于在采样时钟信号的上升沿对反馈信号进行信号采样，并输出采样信号；
[0009]所述n个串转并电路之间并联，n个所述采样器电路分别串联n个所述串转并电路，所述n个串转并电路用于将所述采样信号的信号速率降低，输出低速率采样信号；
[0010]所述信号处理电路与所述n个串转并电路串联，所述信号处理电路用于对所述低速率采样信号进行统计和滤波处理，输出模拟电压；
[0011]所述压控延时链电路与所述信号处理电路串联，所述压控延时链电路用于根据所述模拟电压，输出反馈信号，并将所述反馈信号传输至所述n个采样器电路。
[0012]在一种可能的实现方式中，所述n个采样器电路接收2n路输入信号，每个所述采样器电路接收一路所述反馈信号以及一路所述采样时钟信号。
[0013]在一种可能的实现方式中，所述信号处理电路包括：依次串联的数字鉴相器电路、计数器电路、数字低通滤波器电路以及数模转换器电路；
[0014]所述数字鉴相器电路用于对所述低速率采样信号进行鉴相，并输出鉴相结果；
[0015]所述计数器电路用于对所述鉴相结果进行统计，确定统计结果；
[0016]所述数字低通滤波器电路用于根据所述统计结果对所述低速率采样信号进行滤波，去除高频波段，输出采样低频信号；
[0017]所述数模转换器电路用于将所述采样低频信号转换为模拟电压。
[0018]在一种可能的实现方式中，所述延迟锁相环电路还包括运算放大器，所述运算放大器连接所述数模转换器，所述压控延时链电路包括：与运算放大器并联的n个压控延时电路，所述压控延时电路包括串联的m个压控延时单元；
[0019]所述n个压控延时电路中的所述m个压控延时单元的输出反馈信号对应的互为互补信号；
[0020]所述运算放大器用于将所述模拟电压进行放大，输出控制电压。
[0021]在一种可能的实现方式中，所述运算放大器的同相端接收所述模拟电压，所述运算放大器的反相端接所述运算放大器的输出端，所述运算放大器电路的输出端并联所述n个压控延时电路。
[0022]在一种可能的实现方式中，所述数字鉴相器电路用于当所述低速率采样信号的时钟相位滞后于本地时钟信号时，确定所述鉴相结果为1；
[0023]当所述低速率采样信号的时钟相位超前于本地时钟信号时，确定所述鉴相结果为0。
[0024]在一种可能的实现方式中，当所述信号处理电路输出的所述输出模拟电压不再变化时，所述延迟锁相环锁定。
[0025]在一种可能的实现方式中，所述n个采样器电路以及所述n个串转并电路中的n＝2。
[0026]在一种可能的实现方式中，所述n个压控延时电路中n＝2，所述m个压控延时单元中的m＝4。
[0027]在一种可能的实现方式中，所述信号处理电路中的数字低通滤波器电路采用二阶环路用于减少锁定时间。
[0028]本专利技术实施例中提供的一个或n个技术方案，至少具有如下技术效果或优点：
[0029]本专利技术通过采用了一种基于非线性鉴相器电路的延迟锁相环电路，包括：n个采样器电路、n个串转并电路、信号处理电路以及压控延时链电路；该电路能够用于数GHz以上的高速Serdes系统中(例如PCIE3.0协议的4GHz时钟以及PCIE4.0的8GHz时钟)的高速多相位时钟产生。输出时钟的抖动性能和精度相比与传统结构相比也更高；n个采样器电路之间并联，采样器电路用于在采样时钟信号的上升沿对反馈信号进行信号采样，并输出采样信号；n个串转并电路之间并联，n个采样器电路分别串联n个串转并电路，n个串转并电路用于将采样信号的信号速率降低，输出低速率采样信号；降低采样信号的信号速率，大大降低了对数模转换器电路的速度要求；信号处理电路与n个串转并电路串联，信号处理电路用于对低速率采样信号进行统计和滤波处理，输出模拟电压；压控延时链电路与信号处理电路串联，压控延时链电路用于根据模拟电压，输出反馈信号，并将反馈信号传输至n个采样器电路；两个环路可以互相锁定，加强了环路锁定状态稳定性，提高了产生多相时钟的精度，有效解决了现有技术中锁相环电路锁定精度不高，同时混合信号延迟锁相环电路设计复杂，且面积和功耗较大的问题，实现了在简化电路结构的基础上，提高了产生多相时钟的精度。
附图说明
[0030]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对本专利技术实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0031]图1为本专利技术实施例提供的基于非线性鉴相器电路的延迟锁相环电路的电路示意图；
[0032]图2为本专利技术实施例提供的数字鉴相器中时钟相位滞后采样信号的相位示意图；
[0033]图3为本专利技术实施例提供的数字鉴相器中时钟相位超前采样信号的相位示意图；
[0034]图4为本专利技术实施例提供的具体的使用的电路示意图；
[0035]图5为本专利技术实施例提供的MATLAB建模锁定时的延时单元控制电压的示意图；
[0036]图6为本专利技术实施例提供的virtuoso建模锁定时的延时单元控制电压的示意图。
具体实施方式
[0037]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于非线性鉴相器电路的延迟锁相环电路，其特征在于，包括：n个采样器电路、n个串转并电路、信号处理电路以及压控延时链电路；所述n个采样器电路之间并联，所述采样器电路用于在采样时钟信号的上升沿对反馈信号进行信号采样，并输出采样信号；所述n个串转并电路之间并联，n个所述采样器电路分别串联n个所述串转并电路，所述n个串转并电路用于将所述采样信号的信号速率降低，输出低速率采样信号；所述信号处理电路与所述n个串转并电路串联，所述信号处理电路用于对所述低速率采样信号进行统计和滤波处理，输出模拟电压；所述压控延时链电路与所述信号处理电路串联，所述压控延时链电路用于根据所述模拟电压，输出反馈信号，并将所述反馈信号传输至所述n个采样器电路。2.根据权利要求1所述的基于非线性鉴相器电路的延迟锁相环电路，其特征在于，所述n个采样器电路接收2n路输入信号，每个所述采样器电路接收一路所述反馈信号以及一路所述采样时钟信号。3.根据权利要求1所述的基于非线性鉴相器电路的延迟锁相环电路，其特征在于，所述信号处理电路包括：依次串联的数字鉴相器电路、计数器电路、数字低通滤波器电路以及数模转换器电路；所述数字鉴相器电路用于对所述低速率采样信号进行鉴相，并输出鉴相结果；所述计数器电路用于对所述鉴相结果进行统计，确定统计结果；所述数字低通滤波器电路用于根据所述统计结果对所述低速率采样信号进行滤波，去除高频波段，输出采样低频信号；所述数模转换器电路用于将所述采样低频信号转换为模拟电压。4.根据权利要求1所述的基于非线性鉴相器电路的延迟锁相环电路，其特征在于，所...

【专利技术属性】
技术研发人员：刘伟峰，靳刚，王兆策，何振敏，高少航，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：