半导体装置及用于管理其的安全操作的系统与方法制造方法及图纸

本公开提供用于管理半导体装置的安全写入的系统、装置、方法及电路。在一方面中，该半导体装置包括：一存储器阵列及一逻辑电路，逻辑电路耦接于存储器阵列。逻辑电路用于响应于接收加密信息，在存储器阵列中执行一安全写入操作。加密信息包括将写入的数据、一选择码或存储器阵列中的多个地址的信息的至少一个，选择码用于指定写入数据至存储器阵列中的多个地址的至少一个的一操作形式。地址的至少一个的一操作形式。地址的至少一个的一操作形式。

【技术实现步骤摘要】
半导体装置及用于管理其的安全操作的系统与方法


[0001]本公开关于一种半导体装置，尤其涉及一种可安全操作的半导体装置。

技术介绍

[0002]保护半导体装置来避免无心的覆写、恶意的攻击及复制为必要的措施，半导体装置例如是存储器装置。为了符合安全的需求，半导体装置可能包括某些特定的功能，例如是认证。不过认证可能降低半导体装置的效能，举例为因数据强健性(data robustness)的双重安全写入操作。

技术实现思路

[0003]本公开说明用于管理半导体装置的安全写入的方法、装置、系统及技术。半导体装置举例为非易失性存储器装置，例如是闪存装置。
[0004]根据本公开的一方面提供一种半导体装置，包括：一存储器阵列及逻辑电路，逻辑电路耦接于存储器阵列及用于响应于接收加密信息，在存储器阵列中执行一安全写入操作。加密信息包括将写入的数据、一选择码或存储器阵列中的多个地址的信息的至少一个，选择码用于指定写入数据至存储器阵列中的这些地址的至少一个的一操作形式。
[0005]在一些实施例中，安全写入操作包括一编程操作，及这些地址包括一第一地址及一第二地址。选择码指定下述的其中一个：编程数据至第一地址上，或编程数据至第一地址及第二地址上。
[0006]在一些实施例中，安全写入操作包括一擦除操作，及这些地址包括一第一地址及一第二地址。选择码指定下述的其中一个：从第一地址擦除数据的一特定位数，或从第一地址及第二地址擦除数据的特定位数。特定位数可包括4KB、32KB或64KB。
[0007]在一些实施例中，存储器阵列包括多个存储器次阵列，及这些地址包括一第一地址及一第二地址。逻辑电路可用于：响应于决定出第一地址及第二地址位于一相同的存储器次阵列中，依次地写入数据至第一地址及第二地址，以及响应于决定出第一地址及第二地址位于两个不同的存储器次阵列中，同时地或依次地写入数据至两个不同的存储器次阵列中的第一地址及第二地址。这些存储器次阵列的各个可分别地及独立地耦接于半导体装置中的一电压产生器。
[0008]在一些实施例中，逻辑电路用于：从一控制器接收认证信息及加密信息，以及基于认证信息、加密信息、以及控制器及半导体装置之间共用的一密钥，通过利用一加密算法(cryptographic algorithm)产生一认证码及解密信息。
[0009]在一些实施例中，加密算法包括一高级加密标准(Advanced Encryption Standard，AES)算法。AES算法可包括AES
‑
GCM(伽罗华/计数器模式(Galois/Counter Mode))或AES
‑
CCM(编密区块链信息认证码的计数器(Counter with Cipher Block Chaining
‑
Message Authentication Code))。
[0010]在一些实施例中，加密信息包括与认证信息相关的至少一个其他选择码的信息，
以及认证码至少部分地基于加密信息中的该至少一个其他选择码产生。
[0011]在一些实施例中，认证信息包括一输入认证码，以及逻辑电路用于：比较产生的认证码及输入认证码；以及基于该比较的一结果，决定控制器的一认证是否失败。
[0012]在一些实施例中，逻辑电路用于：响应于决定出产生的认证码与输入认证码的匹配失败，决定认证失败及产生一错误信息；以及响应于决定出产生的认证码匹配输入认证码，决定认证成功且于解密信息上继续执行安全写入操作。
[0013]在一些实施例中，逻辑电路用于：响应于决定出产生的认证码匹配输入认证码，译码用于执行安全写入操作的选择码。在一些实施例中，逻辑电路用于基于与不同的多个选择码及不同的多个写入操作相关的一预定表格来译码选择码。
[0014]在一些实施例中，逻辑电路用于：响应于决定出选择码指定写入数据至这些地址中的一第一地址及一第二地址，决定第一地址及第二地址是否位于存储器阵列的一相同的存储器次阵列，及基于决定出第一地址及第二地址是否位于该相同的存储器次阵列的一结果，执行安全写入操作。
[0015]在一些实施例中，解密信息包括一写入命令、将写入的数据、这些地址及选择码，以及逻辑电路用于响应于决定出产生的认证码匹配输入认证码，译码写入命令。
[0016]在一些实施例中，逻辑电路用于基于控制器及半导体装置之间的一预定协议来译码写入命令。在一些实施例中，这些地址的各个代表用于写入数据的一起始地址，及其中解密信息包括将写入的数据的长度信息。
[0017]在一些实施例中，逻辑电路用于接收来自控制器的一封包命令、认证信息及加密信息，以及逻辑电路用于至少部分地基于封包命令产生认证码及解密信息。
[0018]在一些实施例中，逻辑电路用于：在执行安全写入操作期间决定一错误是否发生，响应于决定出错误发生，产生一错误信息，以及响应于决定出没有发生错误，产生一完成信息，完成信息表示完成安全写入操作。
[0019]本公开的另一方面提供一种系统，包括：一半导体装置，包括一存储器阵列及逻辑电路，耦接于存储器阵列；以及一控制器，耦接于半导体装置及用于：加密将写入的数据、一选择码或存储器阵列中的多个地址的信息的至少一个，选择码用于指定写入数据至存储器阵列中的这些地址的至少一个的一操作形式，以及传送加密信息至半导体装置。逻辑电路用于响应于接收来自控制器的加密信息，在存储器阵列中执行一安全写入操作。
[0020]在一些实施例中，控制器用于：基于半导体装置及控制器之间共用的一密钥、选择码、这些地址及将写入的数据，通过利用一加密算法(cryptographic algorithm)产生加密信息及认证信息，以及传送认证信息及加密信息至半导体装置。
[0021]在一些实施例中，逻辑电路用于：从控制器接收认证信息及加密信息，以及基于认证信息、加密信息及密钥，通过利用加密算法产生一认证码及解密信息。
[0022]在一些实施例中，逻辑电路用于：比较产生的认证码与认证信息中的一输入认证码，响应于决定出产生的认证码与输入认证码的匹配失败，产生一错误信息，响应于决定出产生的认证码匹配输入认证码，译码用于执行安全写入操作的选择码，响应于决定出选择码指定写入数据至这些地址中的一第一地址及一第二地址，决定第一地址及第二地址是否位于存储器阵列的一相同的存储器次阵列，响应于决定出第一地址及第二地址位于相同的存储器次阵列，依次地写入数据至第一地址及第二地址，以及响应于决定出第一地址及第
二地址位于两个不同的存储器次阵列中，同时地写入数据至该两个不同的存储器次阵列中的第一地址及第二地址。
[0023]本公开的另一方面提供一种存储器装置，包括：一存储器阵列及逻辑元件(logic)，耦接于存储器阵列。存储器阵列包括一输入/输出端口，具有一输入模式及一输出模式，及输入/输出端口具有至少一信号线，交替地使用于输入模式及输出模式。逻辑元件用于响应于在输入模式中的输入/输出端上所接收一写入封包命令本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，包括：一存储器阵列；以及一逻辑电路，耦接于该存储器阵列，及用于响应于接收加密信息，在该存储器阵列中执行一安全写入操作，其中该加密信息包括将写入的数据、一选择码或该存储器阵列中的多个地址的信息的至少一个，该选择码用于在该安全写入操作期间，指定写入该数据至该存储器阵列中的所述多个地址的至少一个的一操作形式。2.根据权利要求1所述的半导体装置，其中该安全写入操作包括一编程操作，及所述多个地址包括一第一地址及一第二地址，以及其中该选择码指定下述的其中一个：编程该数据至该第一地址上，或编程该数据至该第一地址及该第二地址上。3.根据权利要求1所述的半导体装置，其中该安全写入操作包括一擦除操作，及所述多个地址包括一第一地址及一第二地址，以及其中该选择码指定下述的其中一个：从该第一地址擦除该数据的一特定位数，或从该第一地址及该第二地址擦除该数据的一特定位数。4.根据权利要求1所述的半导体装置，其中该存储器阵列包括多个存储器次阵列，及所述多个地址包括一第一地址及一第二地址，以及其中该逻辑电路用于：响应于决定出该第一地址及该第二地址位于一相同的存储器次阵列中，依次地写入该数据至该第一地址及该第二地址，以及响应于决定出该第一地址及该第二地址位于两个不同的存储器次阵列中，同时地或依次地写入该数据至该两个不同的存储器次阵列中的该第一地址及该第二地址。5.根据权利要求1所述的半导体装置，其中该逻辑电路用于：从一控制器接收认证信息及该加密信息，以及基于该认证信息、该加密信息、以及该控制器及该半导体装置之间共用的一密钥，通过利用一加密算法(cryptographic algorithm)产生一认证码及解密信息。6.根据权利要求5所述的半导体装置，其中该加密算法包括一高级加密标准(Advanced Encryption Standard，AES)算法。7.根据权利要求5所述的半导体装置，其中该加密信息包括与该认证信息相关的至少一个其他选择码的信息，以及其中该认证码至少部分地基于该加密信息中的该至少一个其他选择码产生。8.根据权利要求5所述的半导体装置，其中该认证信息包括一输入认证码，以及其中该逻辑电路用于：比较产生的该认证码及该输入认证码；以及基于该比较的一结果，决定该控制器的一认证是否失败。9.根据权利要求8所述的半导体装置，其中该逻辑电路用于：响应于决定出产生的该认证码与该输入认证码的匹配失败，决定该认证失败及产生一
错误信息；以及响应于决定出产生的该认证码匹配该输入认证码，决定该认证成功且在该解密信息上继续执行该安全写入操作。10.根据权利要求9所述的半导体装置，其中该逻辑电路用于：响应于决定出产生的该认证码匹配该输入认证码，译码用于执行该安全写入操作的该选择码。11.根据权利要求10所述的半导体装置，其中该逻辑电路用于：响应于决定出该选择码指定写入该数据至所述多个地址中的一第一地址及一第二地址，决定该第一地址及该第二地址是否位于该存储器阵列的一相同的存储器次阵列，及基于决定出该第一地址及该第二地址是否位于该相同的存储器次阵列的一结果，执行该安全写入操作。12.根据权利要求9所述的半导体装置，其中该解密信息包括一写入命令、将写入的该数据、所述多个地址及该选择码，以及其中该逻辑电路...

【专利技术属性】
技术研发人员：张钦鸿，陈嘉荣，陈耕晖，洪俊雄，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：