视频处理装置、方法、设备、存储介质及程序产品制造方法及图纸

本发明专利技术提供一种视频处理装置、方法、设备、存储介质及程序产品，该装置包括：像素合并单元、缓存单元和A级算法单元；像素合并单元，用于在接收到视频中一帧图像的多个像素行的情况下，基于预设合并数量，对各像素行进行像素合并，得到各像素行对应的像素块；缓存单元，用于缓存所述各像素行对应的像素块；A级算法单元中的第i级算法单元，用于在第i级算法单元对应的时钟信号为变化沿的情况下，同步获取第(i

【技术实现步骤摘要】
视频处理装置、方法、设备、存储介质及程序产品


[0001]本专利技术涉及视频处理
，尤其涉及一种视频处理装置、方法、设备、存储介质及程序产品。

技术介绍

[0002]目前，例如电视机(TV)、笔记本电脑(NoteBook)、显示器(MNT)等电子设备中通常设置有IC芯片。IC芯片用于实现过驱动(frame overdrive)的视频压缩算法。示例性的，IC芯片中包括多个算法单元，多个算法单元用于实现上述视频压缩算法。
[0003]在相关技术中，如图1所示，针对后一级算法单元，其通常需要接收视频数据块(即尺寸为N
×
M)和前一级算法单元的输出结果。由于前一级算法单元通常需要多个时钟周期才能得到输出结果，因此通常需要对视频数据块进行延迟打拍，并将延迟打拍后的视频数据块存储在寄存器中，从而保障延迟打拍后的视频数据块和输出结果同步达到后一级算法单元。
[0004]在上述相关技术中，需要在寄存器中存储延迟打拍后的视频数据块，较为浪费IC芯片的逻辑资源。

技术实现思路

[0005]本专利技术提供一种视频处理装置、方法、设备、存储介质及程序产品，用以解决现有技术中浪费IC芯片的逻辑资源的缺陷，实现节省IC芯片的逻辑资源。
[0006]本专利技术提供一种视频处理装置，包括：像素合并单元、缓存单元和A级算法单元；A为大于或等于2的整数；
[0007]所述像素合并单元，用于在接收到视频中一帧图像的多个像素行的情况下，基于预设合并数量，对各像素行进行像素合并，得到所述各像素行对应的像素块；
[0008]所述缓存单元，用于缓存所述各像素行对应的像素块；
[0009]所述A级算法单元中的第i级算法单元，用于在所述第i级算法单元对应的时钟信号为变化沿的情况下，同步获取第(i
‑
1)级算法单元的输出结果和所述缓存单元中的所述各像素行对应的像素块，并进行处理；其中，i为大于或等于2且小于或等于A的整数。
[0010]根据本专利技术提供的一种视频处理装置，所述像素合并单元，用于基于预设并行输入像素数量，接收对应像素行中预设合并数量个像素，并对所述预设合并数量个像素进行像素合并，得到所述像素行对应的像素块。
[0011]根据本专利技术提供的一种视频处理装置，所述预设合并数量满足如下多个条件中的至少一个条件：
[0012]与所述预设并行输入像素数量的差值大于或等于(i
‑
1)；
[0013]小于或等于预设长度，所述预设长度为视频数据块的长度，所述视频数据块包括所述各像素行对应的像素块；
[0014]整除所述预设长度。
[0015]根据本专利技术提供的一种视频处理装置，所述装置还包括：
[0016]获取单元，用于在所述第(i
‑
1)级算法单元的处理延迟之后，在所述第i级算法单元对应的时钟信号为变化沿的情况下，获取所述缓存单元中的所述各像素行对应的像素块，将所述各像素行对应的像素块发送至所述第i级算法单元，以使所述第i级算法单元同步获取第(i
‑
1)级算法单元的输出结果和所述缓存单元中的所述各像素行对应的像素块。
[0017]根据本专利技术提供的一种视频处理装置，所述获取单元，具体用于：
[0018]在预设数量个时钟周期内，获取所述缓存单元中的所述各像素行对应的像素块，所述预设数量为所述预设长度与所述预设合并数量的比值。
[0019]根据本专利技术提供的一种视频处理装置，所述缓存单元包括：多个缓存区域；
[0020]所述多个缓存区域和所述多个像素行一一对应；
[0021]所述缓存区域，用于缓存对应像素行对应的像素块。
[0022]本专利技术还提供一种视频处理芯片，包括上述任一种的视频处理装置。
[0023]本专利技术还提供一种视频处理方法，应用于视频处理装置，所述视频处理装置包括A级算法单元，所述方法包括：
[0024]在接收到视频中一帧图像的多个像素行的情况下，基于预设合并数量，对各像素行进行像素合并，得到所述各像素行对应的像素块；
[0025]缓存所述各像素行对应的像素块；
[0026]在所述A级算法单元中的第i级算法单元对应的时钟信号为变化沿的情况下，通过第i级算法单元，同步获取第(i
‑
1)级算法单元的输出结果和缓存的所述各像素行对应的像素块；其中，i为大于或等于2的整数。
[0027]根据本专利技术还提供一种视频处理方法，基于预设合并数量，对各像素行进行像素合并，得到所述各像素行对应的像素块，包括：
[0028]用于基于预设并行输入像素数量，接收对应像素行中预设合并数量个像素，并对所述预设合并数量个像素进行像素合并，得到所述像素行对应的像素块。
[0029]根据本专利技术还提供一种视频处理方法，所述预设合并数量满足如下条件：
[0030]与所述预设并行输入像素数量的差值大于或等于(i
‑
1)；
[0031]小于或等于预设长度，所述预设长度为视频数据块的长度，所述视频数据块包括所述各像素行对应的像素块；
[0032]整除所述预设长度。
[0033]根据本专利技术还提供一种视频处理方法，通过第i级算法单元，同步获取第(i
‑
1)级算法单元的输出结果和缓存的所述各像素行对应的像素块，包括：
[0034]在所述第(i
‑
1)级算法单元的处理延迟之后，在所述第i级算法单元对应的时钟信号为变化沿的情况下，获取缓存的各像素行对应的像素块，将各像素行对应的像素块发送至所述第i级算法单元，以通过第i级算法单元，同步获取第(i
‑
1)级算法单元的输出结果和缓存的所述各像素行对应的像素块。
[0035]根据本专利技术还提供一种视频处理方法，获取缓存的各像素行对应的像素块，包括：
[0036]在预设数量个时钟周期内，获取缓存的各像素行对应的像素块，预设数量为预设长度与预设合并数量的比值。
[0037]本专利技术还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理
器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述的视频处理方法。
[0038]本专利技术还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述的视频处理方法。
[0039]本专利技术还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述的视频处理方法。
[0040]本专利技术提供的视频处理装置、方法、设备、存储介质及程序产品，通过像素合并单元将各像素行进行像素合并，得到各像素行对应的像素块，在缓存单元中缓存各像素行对应的像素块，各算法单元具有对应的时钟信号，在第i级算法单元对应的时钟信号为变化沿的情况下，获取第(i
‑
1)级算法单元的输出结果，并从缓存单元中获取的各像素行对应的像素块，从本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种视频处理装置，其特征在于，包括：像素合并单元、缓存单元和A级算法单元；A为大于或等于2的整数；所述像素合并单元，用于在接收到视频中一帧图像的多个像素行的情况下，基于预设合并数量，对各像素行进行像素合并，得到所述各像素行对应的像素块；所述缓存单元，用于缓存所述各像素行对应的像素块；所述A级算法单元中的第i级算法单元，用于在所述第i级算法单元对应的时钟信号为变化沿的情况下，同步获取第(i
‑
1)级算法单元的输出结果和所述缓存单元中的所述各像素行对应的像素块，并进行处理；其中，i为大于或等于2且小于或等于A的整数。2.根据权利要求1所述的视频处理装置，其特征在于，所述像素合并单元，用于基于预设并行输入像素数量，接收对应像素行中预设合并数量个像素，并对所述预设合并数量个像素进行像素合并，得到所述像素行对应的像素块。3.根据权利要求2所述的视频处理装置，其特征在于，所述预设合并数量满足如下多个条件中的至少一个条件：与所述预设并行输入像素数量的差值大于或等于(i
‑
1)；小于或等于预设长度，所述预设长度为视频数据块的长度，所述视频数据块包括所述各像素行对应的像素块；整除所述预设长度。4.根据权利要求3所述的视频处理装置，其特征在于，所述装置还包括：获取单元，用于在所述第(i
‑
1)级算法单元的处理延迟之后，在所述第i级算法单元对应的时钟信号为变化沿的情况下，获取所述缓存单元中的所述各像素行对应的像素块，将所述各像素行对应的像素块发送至所述第i级算法单元，以使所述第i级算法单元同步获取第(i
‑<...

【专利技术属性】
技术研发人员：陶庭兴，
申请(专利权)人：北京奕斯伟计算技术股份有限公司，
类型：发明
国别省市：