一种D触发器制造技术

本发明专利技术涉及一种D触发器，包括第一输入端、时钟端、复位端、第一输出端、第一输入模块、第一转换模块、第一输出模块、第一复位模块和第二复位模块；所述第一输入模块输出端电连接所述第一转换模块第二输入端，所述第一输入模块、第一转换模块和第一输出模块，在时钟信号CLK的控制下完成第一输入信号D的转换，实现所述D触发器第一输出信号Q输出；所述第一复位模块、所述第二复位模块在复位信号RST的作用下，配合第一转换模块共同控制第二节点B1的电位，实现所述D触发器第一输出信号Q复位。有益效果是具备复位功能，布线资源节约，版图设计简化，以及控制逻辑简化。以及控制逻辑简化。以及控制逻辑简化。

【技术实现步骤摘要】
一种D触发器


[0001]本专利技术涉及集成电路
，具体涉及一种D触发器。

技术介绍

[0002]D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
[0003]D触发器(DFF)作为标准单元中不可或缺的时序逻辑结构被广泛应用各种设计中。尤其是在高速的逐次逼近型模数转换器(SAR ADC)中，同步数字电路常被用于实现高速的数字逻辑反馈；这其中最基本的电路模块就是D触发器。通常来说，SAR ADC利用二分法算法在每个转换周期内的数个循环中不断对采样到的信号进行逼近，以求解出最近似的数字信号。因此在每个转换周期结束时需要对数字逻辑进行复位处理，以便进行下一次的信号转换。
[0004]现有的D触发器的结构中，要么不具备复位功能；要么采用过多的晶体管和复杂的控制逻辑来实现复位功能。因此现有的具备复位功能的D触发器存在电路布线复杂与控制逻辑复杂的问题。
[0005]本专利技术针对现有的具备复位功能的D触发器存在电路布线复杂与控制逻辑复杂的技术问题，对D触发器进行了技术改进。

技术实现思路

[0006]本专利技术的目的是，提供一种具备复位功能，布线资源节约，版图设计简化，以及控制逻辑简化的D触发器。
[0007]为实现上述目的，本专利技术采取的技术方案是一种D触发器，包括第一输入端、时钟端、复位端、第一输出端、第一输入模块、第一转换模块、第一输出模块、第一复位模块和第二复位模块；
[0008]所述第一输入模块第一输入端，接入第一输入信号D；所述第一输入模块第二输入端、所述第一转换模块第一输入端和所述第一输出模块第一输入端，接入时钟信号CLK；所述第一复位模块第一输入端和所述第二复位模块第一输入端，接入复位信号RST；所述第一输出模块输出端，输出第一输出信号Q；所述第一输入模块输出端电连接所述第一转换模块第二输入端，所述第一输入模块、第一转换模块和第一输出模块，在时钟信号CLK的控制下完成第一输入信号D的转换，实现所述D触发器第一输出信号Q输出；
[0009]所述第一转换模块第一输出端为第二节点B1；所述第一复位模块第二输入端与所述第一转换模块第二输出端电连接，所述第一复位模块输出端与所述第二节点B1电连接，所述第二复位模块输出端与所述第二节点B1电连接；所述第一输出模块第二输入端与所述第二节点B1电连接；所述第一复位模块、所述第二复位模块在复位信号RST的作用下，配合第一转换模块共同控制第二节点B1的电位，实现所述D触发器第一输出信号Q复位。
[0010]优选地，所述第一输入模块输出端为第一节点A1，所述第一输入模块根据第一输
入信号D和时钟信号CLK控制所述第一节点A1的电位；所述第一输出模块包括串联的第一输出单元和第二输出单元，所述第一输出单元第一输入端为第一输出模块第一输入端，所述第一输出单元第二输入端为第一输出模块第二输入端，所述第一输出单元输出端为第五节点C1，所述第二输出单元输入端与第五节点C1电连接，所述第二输出单元输出端为第一输出模块输出端。
[0011]优选地，所述第一输入模块包括第一晶体管M1、第二晶体管M2和第三晶体管M3；所述第一晶体管M1栅极接入第一输入信号D，所述第一晶体管M2第一极接入第一电源信号VDD，所述第二晶体管M2栅极接入时钟信号CLK，所述第二晶体管M2第一极与所述第一晶体管M1第二极电连接，所述第三晶体管M3栅极接入第一输入信号D，所述第三晶体管M3第一极与所述第二晶体管M2第二极电连接，并作为第一节点A1，所述第三晶体管M3第二极接入第二电源信号G；其中，所述第一晶体管M1、第二晶体管M2为低电位导通极性，所述第三晶体管M3为高电位导通极性。
[0012]优选地，所述第一转换模块包括第四晶体管M4、第五晶体管M5和第六晶体管M6；所述第四晶体管M4栅极接入时钟信号CLK，所述第四晶体管M4第一极接入第一电源信号VDD，所述第四晶体管M4第二极为所述第一转换模块第二输出端，所述第五晶体管M5栅极与所述第一节点A1电连接，所述第五晶体管M5第一极为所述第二节点B2，所述第六晶体管M6栅极接入时钟信号CLK，所述第六晶体管M6第一极与所述第五晶体管M5第二极电连接，所述第六晶体管M6第二极接入所述第二电源信号G；其中，所述第四晶体管M4为低电位导通极性，所述第五晶体管M5、第六晶体管M6为高电位导通极性。
[0013]优选地，所述第一输出模块包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11；所述第七晶体管M7栅极与所述第二节点B2电连接，所述第七晶体管M7第一极接入第一电源信号VDD，所述第八晶体管M8栅极接入时钟信号CLK，所述第八晶体管M8第一极作为第五节点C1分别与所述第七晶体管M7第二极、所述第十晶体管M10栅极和所述第十一晶体管M11栅极电连接，所述第九晶体管M9栅极与所述第二节点B2电连接，所述第九晶体管M9第一极与所述第八晶体管M8第二极电连接，所述第九晶体管M9第二极接入第二电源信号G，所述第十晶体管M10第一极接入所述第一电源信号VDD，所述第十一晶体管M11第一极与所述第十晶体管M10第二极电连接、并作为所述第一输出模块输出端，所述第十一晶体管M11第二极接入所述第二电源信号G；其中，所述第七晶体管M7、第十晶体管M10为低电位导通极性，所述第八晶体管M8、第九晶体管M9、第十一晶体管M11为高电位导通极性。
[0014]优选地，所述第一复位模块包括第十二晶体管M12，所述第二复位模块包括第十三晶体管13；所述第十二晶体管M12栅极接入复位信号RST，所述第十二晶体管M12第一极与所述第一转换模块第二输出端电连接，所述第十二晶体管M12第二极与所述第二节点B2电连接；所述第十三晶体管M13栅极接入复位信号RST，所述第十三晶体管M13第一极与所述第二节点B2电连接，所述第十三晶体管M13第二极接入第二电源信号G；其中，所述第十二晶体管M12为低电位导通极性，所述第十三晶体管M13为高电位导通极性。
[0015]进一步地，上述的一种D触发器，还包括第二输入模块、第二转换模块、第二输出模块和交叉耦合模块；
[0016]所述第二输入模块第二输入端，接入第二输入信号DN，所述第二输入信号DN是所
述第一输入信号D的差分信号；所述第二输入模块第二输入端、所述第二转换模块第一输入端和所述第二输出模块第一输入端，接入时钟信号CLK；所述第二输出模块输出端，输出第一输出信号QN；所述第二输入模块输出端为第三节点A2，所述第二转换模块第二输入端与所述第三节点A2电连接，所述第二转换模块第一输出端为第四节点B2，所述第二输出模块第二输入端与所述第四节点B2电连接；所述第二输入模块、第二转换模块和第二输出模块，在时钟信号CLK的控制下完成第二输入信号DN的转换，实现所述D触发器第二输出信号QN输出；
[0017]所述第二输出模块包括串联的第三输出单元和第四输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种D触发器，其特征在于：包括第一输入端、时钟端、复位端、第一输出端、第一输入模块、第一转换模块、第一输出模块、第一复位模块和第二复位模块；所述第一输入模块第一输入端，接入第一输入信号D；所述第一输入模块第二输入端、所述第一转换模块第一输入端和所述第一输出模块第一输入端，接入时钟信号CLK；所述第一复位模块第一输入端和所述第二复位模块第一输入端，接入复位信号RST；所述第一输出模块输出端，输出第一输出信号Q；所述第一输入模块输出端电连接所述第一转换模块第二输入端，所述第一输入模块、第一转换模块和第一输出模块，在时钟信号CLK的控制下完成第一输入信号D的转换，实现所述D触发器第一输出信号Q输出；所述第一转换模块第一输出端为第二节点B1；所述第一复位模块第二输入端与所述第一转换模块第二输出端电连接，所述第一复位模块输出端与所述第二节点B1电连接，所述第二复位模块输出端与所述第二节点B1电连接；所述第一输出模块第二输入端与所述第二节点B1电连接；所述第一复位模块、所述第二复位模块在复位信号RST的作用下，配合第一转换模块共同控制第二节点B1的电位，实现所述D触发器第一输出信号Q复位。2.根据权利要求1所述的一种D触发器，其特征在于：所述第一输入模块输出端为第一节点A1，所述第一输入模块根据第一输入信号D和时钟信号CLK控制所述第一节点A1的电位；所述第一输出模块包括串联的第一输出单元和第二输出单元，所述第一输出单元第一输入端为第一输出模块第一输入端，所述第一输出单元第二输入端为第一输出模块第二输入端，所述第一输出单元输出端为第五节点C1，所述第二输出单元输入端与第五节点C1电连接，所述第二输出单元输出端为第一输出模块输出端。3.根据权利要求2所述的一种D触发器，其特征在于：所述第一输入模块包括第一晶体管M1、第二晶体管M2和第三晶体管M3；所述第一晶体管M1栅极接入第一输入信号D，所述第一晶体管M2第一极接入第一电源信号VDD，所述第二晶体管M2栅极接入时钟信号CLK，所述第二晶体管M2第一极与所述第一晶体管M1第二极电连接，所述第三晶体管M3栅极接入第一输入信号D，所述第三晶体管M3第一极与所述第二晶体管M2第二极电连接，并作为第一节点A1，所述第三晶体管M3第二极接入第二电源信号G；其中，所述第一晶体管M1、第二晶体管M2为低电位导通极性，所述第三晶体管M3为高电位导通极性。4.根据权利要求2所述的一种D触发器，其特征在于：所述第一转换模块包括第四晶体管M4、第五晶体管M5和第六晶体管M6；所述第四晶体管M4栅极接入时钟信号CLK，所述第四晶体管M4第一极接入第一电源信号VDD，所述第四晶体管M4第二极为所述第一转换模块第二输出端，所述第五晶体管M5栅极与所述第一节点A1电连接，所述第五晶体管M5第一极为所述第二节点B2，所述第六晶体管M6栅极接入时钟信号CLK，所述第六晶体管M6第一极与所述第五晶体管M5第二极电连接，所述第六晶体管M6第二极接入所述第二电源信号G；其中，所述第四晶体管M4为低电位导通极性，所述第五晶体管M5、第六晶体管M6为高电位导通极性。5.根据权利要求2所述的一种D触发器，其特征在于：所述第一输出模块包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11；所述第七晶体管M7栅极与所述第二节点B2电连接，所述第七晶体管M7第一极接入第一电源信号VDD，所述第八晶体管M8栅极接入时钟信号CLK，所述第八晶体管M8第一极作为第五节点C1分别与所述第七晶体管M7第二极、所述第十晶体管M10栅极和所述第十一晶体管M11栅极电连接，所述
第九晶体管M9栅极与所述第二节点B2电连接，所述第九晶体管M9第一极与所述第八晶体管M8第二极电连接，所述第九晶体管M9第二极接入第二电源信号G，所述第十晶体管M10第一极接入所述第一电源信号VDD，所述第十一晶体管M11第一极与所述第十晶体管M10第二极电连接、并作为所述第一输出模块输出端，所述第十一晶体管M11第二极接入所述第二电源信号G；其中，所述第七晶体管M7、第十晶体管M10为低电位导通极性，所述第八晶体管M8、第九晶体管M9、第十一晶体管M11为高电位导通极性。6.根据权利要求2所述的一种D触发器，其特征在于：所述第一复位模块包括第十二晶体管M12，所述第二复位模块包括第十三晶体管13；所述第十二晶体管M12栅极接入复位信号RST，所述第十二晶体管M12第一极与所述第一转换模块第二输出端电连接，所述第十二晶体管M12第二极与所述第二节点B2电连接；所述第十三晶体管M13栅极接入复位信号RST，所述第十三晶体管M13第一极与所述第二节点B2电连接，所述第十三晶体管M13第二极接入第二电源信号G；其中，所述第十二晶体管M12为低电位导通极性，所述第十三晶体管M13为高电位导通极性。7.根据权利要求2所述的一种D触发器，其特征在于：还包括第二输入模块、第二转换模块、第二输出模块和交叉耦合模块；所述第二输入模块第二输入端，接入第二输入信号DN，所述第二输入信号DN是所述第一输入信号D的差分信号；所述第二输入模块第二输入端、所述第二转换模块第一输入端和所述第二输出模块第一输入端，接入时钟信号CLK；所述第二输出模块输出端，输出第一...

【专利技术属性】
技术研发人员：陈铭易，丁立，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：