驱动信号生成方法及设备技术

本发明专利技术提供一种驱动信号生成方法及设备，该方法用于交错并联I型三电平电路拓扑，包括如下步骤：根据开关频率及目标相所对应的交错数量n，生成与开关频率所对应的2n个分频信号，目标相为交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数；输出第一正负电压信号及第二正负电压信号；将2n个分频信号与第一正负电压信号及第二正负电压信号逻辑或运算，得到4n个逻辑或信号；输出四个PWM信号，第一正负电压信号、第二正负电压信号及四个PWM信号与目标相的输出端的电压极性相关联；将四个PWM信号与4n个逻辑或信号逻辑与运算，得到4n个驱动信号，驱动信号用于输出至目标相。该方法可直接用于数字控制器，价格低，使用方便。使用方便。使用方便。

【技术实现步骤摘要】
驱动信号生成方法及设备


[0001]本专利技术涉及电力电子领域，尤其涉及一种驱动信号生成方法及设备。

技术介绍

[0002]三电平拓扑结构具有输出容量大、输出电压高、电流谐波含量小等优点，因此在高压大功率交流电机变频调速领域得到了广泛应用。
[0003]随着三电平拓扑结构的发展，三电平拓扑结构中的MOS管越来越多，需要更多的PWM控制。现有技术中，交错并联三相I型三电平电路拓扑需要二十四个MOS管和二十四路PWM控制，以控制发波。现有技术采用FPGA（Field Programmable Gate Array）或多个数字控制器组合作为发波控制器，以输出二十四路PWM。
[0004]但是FPGA价格昂贵、使用复杂，而多个数字控制器组合使用存在通信延时，导致PWM同频错相难实现的问题。

技术实现思路

[0005]本专利技术为解决现有技术中存在的FPGA价格昂贵、使用复杂的问题，多个数字控制器组合使用存在通信延时，PWM同频错相难实现的问题，提供一种用于交错并联I型三电平电路拓扑的驱动信号生成方法及设备，可直接用于数字控制器，价格低，使用方便，同时因不存在多个数字控制器组合，不存在通信延时，PWM同频错相难实现的问题。
[0006]本专利技术第一方面提供了驱动信号生成方法，用于交错并联I型三电平电路拓扑，所述交错并联I型三电平电路拓扑至少包括一相，包括如下步骤：根据开关频率及目标相所对应的交错数量n，生成与所述开关频率所对应的2n个分频信号，其中，所述目标相为所述交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数；输出第一正负电压信号及第二正负电压信号，其中，所述第一正负电压信号和所述第二正负电压信号与所述目标相的输出端的电压极性相关联；将2n个所述分频信号与所述第一正负电压信号及所述第二正负电压信号逻辑或运算，得到4n个逻辑或信号；输出四个PWM信号，其中，四个所述PWM信号与所述目标相的输出端的电压极性相关联；将4n个所述逻辑或信号与四个所述PWM信号逻辑与运算，得到4n个驱动信号，所述驱动信号用于输出至所述目标相。
[0007]本专利技术第二方面提供了一种发波控制设备，包括：数字控制器，用于根据开关频率及交错并联I型三电平电路拓扑的目标相所对应的交错数量n，生成与所述开关频率所对应的2n个分频信号，其中，所述交错并联I型三电平电路拓扑至少包括一相，所述目标相为所述交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数，还用于输出第一正负电压信号及第二正负电压信号，还用于输出四个PWM信
号，所述第一正负电压信号、所述第二正负电压信号及四个所述PWM信号与所述目标相的输出端的电压极性相关联；逻辑或门电路，用于将2n个所述分频信号与所述第一正负电压信号及所述第二正负电压信号逻辑或运算，得到4n个逻辑或信号；逻辑与门电路，用于将四个所述PWM信号与4n个所述逻辑或信号逻辑与运算，得到4n个驱动信号，还用于将4n个所述驱动信号输出至所述目标相，以控制所述交错并联I型三电平电路拓扑发波。
[0008]本专利技术第三方面提供了一种计算机设备，其包括至少一个连接的处理器、存储器和收发器，其中，所述存储器用于存储程序代码，所述处理器用于调用所述存储器中的程序代码来执行上述第一方面所述的驱动信号生成方法。
[0009]相较于现有技术，本专利技术的用于交错并联I型三电平电路拓扑的驱动信号生成方法可以应用于普通数字控制器，价格低，使用方便。同时，由于不存在多个数字控制器组合的情形，因此也不存在通信延时，从而避免了PWM同频错相难实现的问题。
附图说明
[0010]图1为本专利技术提供的一种用于交错并联I型三电平电路拓扑的驱动信号生成方法的流程图；图2为现有的交错并联三相I型三电平电路拓扑的目标相的结构示意图；图3为本专利技术的一种目标相的交错数量为二时生成的分频信号的时序图；图4为本专利技术的一种目标相的交错数量为三时生成的分频信号的时序图；图5为本专利技术的一种分频信号与正负电压信号的逻辑或运算示意图；图6为本专利技术的一种分频信号、正负电压信号及逻辑或信号的时序图；图7为本专利技术的一种PWM信号与逻辑或信号的逻辑与运算示意图；图8为本专利技术的一种逻辑或信号、PWM信号及驱动信号的时序图；图9为本专利技术提供的一种发波控制设备的结构示意图；图10为本专利技术实施例提供的一种终端设备的硬件结构示意图。
具体实施方式
[0011]下面将对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0012]请参阅图1，为本专利技术提供的一种用于交错并联I型三电平电路拓扑的驱动信号生成方法的流程图。在此，从交错并联三相I型三电平电路拓扑的角度对驱动信号生成方法进行说明。交错并联三相I型三电平电路拓扑包括三相，每一相结构相同，每一相的驱动信号均可采用本专利技术的驱动信号生成方法生成，每两相之间的正负半周信号相差120度。
[0013]为了方便说明，本专利技术以交错并联三相I型三电平电路拓扑的目标相为例进行说明，目标相为交错并联三相I型三电平电路拓扑的任意一相，如图2所示，目标相10的正母线VBUS+与负母线VBUS
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之间连接了n个交错并联的开关管组，n≥2且为正整数，交错并联的开
关管组的数量n即为目标相10所对应的交错数量n。每个开关管组包括连接于正母线VBUS+与电压输出端O之间的上开关组和连接于负母线VBUS
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与电压输出端O之间的下开关组，上开关管组和下开关组包括串联的外管及内管。外管及内管为功率开关管，具体可以为MOSFET、三极管、IGBT管、GAN及SIC中的任意一种。在此，以目标相10所对应的交错数量n为二为例进行说明，目标相10的正母线VBUS+与负母线VBUS
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之间交错并联了第一开关管组和第二开关管组，第一开关管组包括第一上开关组11和第一下开关组13，第二开关管组包括第二上开关组11`和第二下开关组13`。目标相10的正母线VBUS+与电压输出端O之间连接第一上开关组11及第二上开关组11`，第一上开关组11包括外管Q11、内管Q12、二极管D11及D12，可以理解的是，二极管D11和D12分别为外管Q11和内管Q12对应的体二极管，或反并联设置的二极管。第二上开关组11`包括外管Q11`、内管Q12`、二极管D11`及D12`，二极管D11`及D12`分别为外管Q11`和内管Q12`对应的体二极管，或反并联设置的二极管。目标相10的负母线VBUS
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与电压输出端O之间连接第一下开关组13及第二下开关组13`，第一下开关组13包括外管Q14、内管Q13、二极管D14及D13，二极管D14及D13分别为外管Q14和内管Q13对应的体二极管，或反并联设置的二极管，第二下开关组13`包括外管Q14`、内管Q13`、二极管D14`及D13`，二极管D14本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动信号生成方法，用于交错并联I型三电平电路拓扑，所述交错并联I型三电平电路拓扑至少包括一相，其特征在于，包括如下步骤：根据开关频率及目标相所对应的交错数量n，生成与所述开关频率所对应的2n个分频信号，其中，所述目标相为所述交错并联I型三电平电路拓扑的任意一相，n≥2，且为正整数；输出第一正负电压信号及第二正负电压信号，其中，所述第一正负电压信号和所述第二正负电压信号与所述目标相的输出端的电压极性相关联；将2n个所述分频信号与所述第一正负电压信号及所述第二正负电压信号逻辑或运算，得到4n个逻辑或信号；输出四个PWM信号，其中，四个所述PWM信号与所述目标相的输出端的电压极性相关联；将4n个所述逻辑或信号与四个所述PWM信号逻辑与运算，得到4n个驱动信号，所述驱动信号用于输出至所述目标相。2.根据权利要求1所述的方法，其特征在于，所述第一正负电压信号为当所述目标相的输出端的电压极性为正时，输出低电平，当所述目标相的输出端的电压极性为负时，输出高电平；第二正负电压信号为当目标相的输出端的电压极性为正时，输出高电平，当目标相的输出端的电压极性为负时，输出低电平。3.根据权利要求1所述的方法，其特征在于，四个所述PWM信号分别为第一PWM信号、第二PWM信号、第三PWM信号及第四PWM信号，且当所述目标相的输出端的电压极性为正时，所述第一PWM信号与所述第三PWM信号互补发波，所述第二PWM信号输出电平为高电平，所述第四PWM信号输出电平为低电平；当所述目标相的输出端的电压极性为负时，所述第二PWM信号与所述第四PWM信号互补发波，所述第三PWM信号输出电平为高电平，所述第四PWM信号输出电平为低电平。4.根据权利要求1所述的方法，其特征在于，所述分频信号的频率是所述开关频率的1/n，所述分频信号以n个开关周期为一个大周期，在任一个所述大周期内，第一分频信号在第一开关周期输出高电平，在第二至第n开关周期输出低电平；第i+1分频信号延后第i分频信号1/2个所述开关周期，其中，2n≥i≥1，且为正整数。5.根据权利要求4所述的方法，其特征在于，所述将2n个所述分频信号与所述第一正负电压信号及第二正负电压信号逻辑或运算，得到4n个逻辑或信号包括如下步骤：将第i分频信号与第一正负电压信号及第二正负电压信号分别逻辑或运算，得到第2i
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1逻辑或信号和第2i逻辑或信号。6.根据权利要求5所述的方法，其特征在于，所述将4n个所述逻辑或信号与四个所述PWM信号逻辑与运算，得到4n个驱动信号包括如下步骤：将第4...

【专利技术属性】
技术研发人员：黄柱，谭果，
申请(专利权)人：广东省洛仑兹技术股份有限公司，
类型：发明
国别省市：