【技术实现步骤摘要】
一种基于宽带RFSoC芯片的时钟电路
[0001]本专利技术属于集成电路
，具体涉及一种时钟电路技术。
技术介绍
[0002]在多通道高速相控阵系统中，数字收发单元是数字阵列控制系统的核心单元，传统的多通道数字收发单元采用分立的时钟芯片、ADC芯片、DAC芯片和FPGA芯片。宽带RFSoC芯片使数字收发单元的体积更小，功耗更低，具备更好的灵活性。传统的数字收发单元中，时钟产生电路由专门的时钟芯片组成。宽带RFSoC芯片采用片外的时钟芯片，如图1所示，存在两方面的不足。高速时钟信号的片间传输对高速信号的板级布线提出了极高的要求，增加了系统的复杂度。片外的时钟信号产生电路不集成同步检测器，无法检测同步信号的相位。
技术实现思路
[0003]本专利技术为了解决现有技术存在的问题，提出了一种基于宽带RFSoC芯片的时钟电路，为了实现上述目的，本专利技术采用了以下技术方案。
[0004]从外部时钟信号源选择一对高速差分时钟信号clkip_hs和clkin_hs，输入差分放大电路Amp1，将一对高速差分信号...
【技术保护点】
【技术特征摘要】
1.一种基于宽带RFSoC芯片的时钟电路，其特征在于，包括：将一对高速差分时钟信号clkip_hs和clkin_hs输入差分放大电路Amp1，转换为一个高速单端信号；将一对低速差分时钟信号clkip_ls和clkin_ls输入差分放大电路Amp2，转换为一个低速单端信号，输入锁相环PLL，将低速时钟倍频至高速时钟；差分放大电路Amp1的输出端和锁相环PLL的输出端连接2选1电路MUX1的两个输入端，选择高速时钟信号或低速时钟信号倍频后的高速信号；2选1电路MUX1的输出端连接分频电路DIV的输入端，将输入信号的频率调整为整数N分之一，输出七路信号，分别是高速ADC工作采样时钟信号clk_adc、高速DAC工作采样时钟信号clk_dac、高速数字电路工作采样时钟信号clk_dig、高速接收端参考工作时钟信号clk_rx_serdes、高速发送端参考工作时钟信号clk_tx_serdes、微处理单元工作时钟信号clk_mcu、数字链路工作四分频时钟信号clk_adc_div4，每一路信号根据使用需求，分别调整为输入信号频率的1/n，n=1，2
…
N。2.根据权利要求1所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：将一对低速差分控制信号sysrefp和sysrefn输入差分放大接收电路LVDS Reciver，转换为一个低速单端信号，输入D触发器DFF2的信号端；差分放大电路Amp1的输出端和锁相环PLL的输出端分别耦合出第二路，连接2选1电路MUX3的两个输入端，2选1电路MUX3的输出端连接D触发器DFF2的时钟端，使高速时钟和控制信号同步；D触发器DFF2的输出端连接与门AND的一个输入端，D触发器DFF2的输出端耦合出第二路，经过N
‑
shot电路连接与门AND的另一个输入端，N
‑
shot电路将连续脉冲信号转换为M个有限脉冲的使能信号，与门AND的输出端连接分频电路DIV的控制端，控制分频电路DIV的复位输出，使分频电路的七路输出同步。3.根据权利要求2所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：差分放大电路Amp2的输出端和锁相环PLL的输入端之间加装2选1电路MUX2，将时钟频率和低速差分时钟信号相同的低速单端时钟信号clkip_ls_hv输入2选1电路MUX2的另一个输入端。4.根据权利要求2所述的基于宽带RFSoC芯片的时钟电路，其特征在于，还包括：D触发器DFF2的输出端耦合出三路，第二路经过延迟电路delay chain2，输出多通道adc同步控制信号sysrefin_ad，第三路经过延迟电路delay chain3，输出多通道dac同步控制信号sysrefin_da，第四路经过延迟电路delay chain4，输出数字链路同步控制信号sysrefin_dig；高速ADC工作采样时钟信号clk_adc和多通道adc同步控制信号sysrefin_ad分别耦合出第二路，输入同步检测电路Sysrefdet2，计算控制信号sysrefin_ad下降沿到时钟信号clk_adc上升沿的间隔时间在一个时钟周期时间的占比，获取控制信号sysrefin_ad的相位值，反馈至延迟电路delay chain2，在皮秒级调整控制信号sysrefin_ad的延时...
【专利技术属性】
技术研发人员：吴俊杰，徐宏林，张浩，
申请(专利权)人：中国电子科技集团公司第十四研究所，
类型：发明
国别省市：
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