一种加权求和存内计算电路及存储器制造技术

本发明专利技术提供一种加权求和存内计算电路及存储器，其中的电路包括：呈对称分布的第一阵列(阵列A)和第二阵列(阵列B)，以及外围电路；其中，当使用第一阵列进行存内计算时，首先把第一阵列和第二阵列通过外围电路断开连接，向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位矩阵向量乘法运算；随后第一阵列和第二阵列通过外围电路实现连接，第一阵列和第二阵列组成开关电容电路，以通过第二阵列获取与脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。当使用第二阵列进行存内计算时，过程与上述过程相似。利用上述发明专利技术能够保持位线上的电压稳定，减少ADC的开启次数，提高系统的能效与面积效率。提高系统的能效与面积效率。提高系统的能效与面积效率。

【技术实现步骤摘要】
一种加权求和存内计算电路及存储器


[0001]本专利技术涉及半导体(Semiconductor)和CMOS超大规模集成电路(ULSI)中的非挥发性存储器(Non
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volatile Memory)与存内计算(Compute
‑
In
‑
Memory)
，具体涉及一种使用非挥发性存储器阵列进行向量矩阵乘法计算(Vector Matrix Multiplication)的加权求和存内计算电路及存储器。

技术介绍

[0002]随着人工智能与深度学习技术的不断发展，人工神经网络在自然语言处理、图像识别、自动驾驶、图神经网络等领域得到了广泛的应用。然而，逐渐增大的网络规模导致数据在内存与传统计算设备如CPU与GPU间的搬运消耗了大量的能量，这被称为冯诺依曼瓶颈。在人工神经网络算法中占据最主要部分的计算为向量矩阵乘法计算(Vector Matrix Multiplication)。基于非挥发性存储器(Non
‑
volatile Memory)的存内计算(Compute
‑
In
‑
Memory)，把权重存储在非挥发性存储器单元中，并在阵列中进行模拟向量矩阵乘法计算，避免了数据在内存与计算单元间的频繁搬运，被认为是一种有希望解决冯诺依曼瓶颈的途径。
[0003]目前，非挥发性存储器器件如RRAM、PCRAM、MRAM、FeRAM、FeFET等在权值写入后，把权值存储在器件的电导值上。器件组织成阵列的形式，从一端输入电压作为向量矩阵乘法的输入，阵列中通过欧姆定律与基尔霍夫定律计算，在阵列的另一端得到的电流为向量矩阵乘法的求和结果，且求和结果通常使用模数转换器(ADC)读出。由于模数转换器面积与阵列单元面积在长度上不匹配，通常使用多路选择器(MUX)让阵列中多个列共用一个模数转换器。
[0004]图1示出了基于非挥发性器件阵列进行向量矩阵乘法的示意图，图2a和图2b分别示出了两种不同形式的传统向量矩阵乘法的电路，在图2a中输入使用数模转换器输入电压，输出使用运放钳位位线电压。在位线上根据基尔霍夫定律进行电流求和后，此电流通过运放与电阻组成的跨阻放大器(Trans
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Impedance Amplifier，TIA)转换成电压，最后通过模数转换器读出；在图2b中先把位线(BL)寄生电容预充到固定电压，然后把源线接地，在字线上施加输入脉冲。位线寄生电容上损失的电荷量等于每个器件上流过电荷量之和，所以位线下降电压等于输入乘以权重的向量矩阵乘法计算结果，最后通过模数转换器读出此电压。
[0005]可知，传统的存内计算电路存在以下问题：图2a中的方案由于存在直流过程，在阵列与运放中都有较大电流，影响系统能效进一步提高；图2b中的方案虽然不存在直流过程，但由于位线寄生电容通常较小，同时开启行数少，影响计算并行度并增加了模数转换器工作次数。同时，由于位线寄生电容小，在不同的输入与权重乘积下不能保持位线上电压稳定，因此导致计算结果存在非线性。

技术实现思路

[0006]鉴于上述问题，本专利技术的目的是提供一种加权求和存内计算电路及存储器，以解决现有存内计算电路存在的电压不稳定，导致计算结果存在非线性，影响系统性能提高等问题。
[0007]本专利技术提供的加权求和存内计算电路，包括：呈对称分布的第一阵列和第二阵列，以及外围电路；以使用第一阵列进行存内计算为例：其中，当第一阵列和第二阵列通过外围电路断开连接时，向第一阵列输入预充电压及脉冲信号，并通过第一阵列执行按位阵列向量乘法运算；当第一阵列和第二阵列通过外围电路实现连接时，第一阵列和第二阵列组成开关电容电路，以通过第二阵列获取与脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。当使用第二阵列进行存内计算时，过程与上述过程相似，仅第一阵列与第二阵列在功能上对调。
[0008]此外，可选的技术方案是，外围电路包括与第一阵列对应连接的第一外围电路、与第二阵列对应连接的第二外围电路以及复用电路；其中，复用电路包括运算放大器、模数转换器、移位寄存器与输出寄存器；第一外围电路包括与第一阵列对应设置的第一输入寄存器、第一脉冲产生器、第一字线驱动、第一读写电路、第一开关与预充电路、第一开关电路；第二外围电路包括与第二阵列对应设置的第二输入寄存器、第二脉冲产生器、第二字线驱动、第二读写电路、第二开关与预充电路、第二开关电路。
[0009]此外，可选的技术方案是，在第一阵列和第二阵列中，每8列存储单元划分为一个列段，一个8比特权重用列段中的一行8个存储单元进行表示；并且，每个列段对应一个开关与预充电路、运算放大器、模数转换器和移位寄存器。
[0010]此外，可选的技术方案是，当第一阵列和第二阵列通过外围电路断开连接时，第一阵列中用于当前计算的目标列的源线接地，位于同一列段内的其余列的所有源线与位线短接，并通过第一开关与预充电路预充至读电压；目标列的位线与地之间的等效电容为：8*C
BL
+7*C
SL
+C
BS
；其中，C
BL
表示位线到地之间的寄生电容，C
SL
表示源线到地之间的寄生电容，C
BS
表示位线到源线的寄生电容。
[0011]此外，可选的技术方案是，当第一阵列与读电压之间的预充电路断开时，通过外部脉冲产生器在字线上根据第一输入寄存器中的权值发出相应的脉冲信号；其中，脉冲信号的个数与第一输入寄存器中的值成正比；位于位线上的寄生电容C
BL
上的电荷流失，且流失的电荷量等于输入的脉冲信号与第一寄存器中存储的权值的点积。
[0012]此外，可选的技术方案是，当第一阵列和第二阵列通过外围电路实现连接时，复用电路中的运算放大器的负向输入端同时接入第一阵列中的目标列的位线与第二阵列中对应列的源线，运算放大器的输出端与第二阵列的位线连接，运算放大器的正向输入端与读电压连接；第一阵列、第二阵列与运算放大器组成开关电容电路；第二阵列的中位线电压为：V
BLB
＝Q*(C
BL
+C
BS
)/(8*C
BL
+7*C
SL
+C
BS
)/C
BS
；其中，C
BL
表示位线到地之间的寄生电容，C
SL
表示源线到地之间的寄生电容，C
BS
表示位线到源线的寄生电容。
[0013]此外，可选的技术方案是，第二阵列的中位线电压与流失的电荷量呈正比。
[0014]此外，可选的技术方案是，第一阵列通过外部的数模转换器输入多值电压，或者通过缓冲器输入二值电压；第二阵列的输出通过模数转换器进行转换，并将转换后的数字量存入移位寄存器完成输出。
[0015]此外，可选的技术方案是，第一阵列和第二阵列均包括N列M行个存储单元；存储单元为1T1R器件。
[0016本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种加权求和存内计算电路，其特征在于，包括：呈对称分布的第一阵列和第二阵列，以及外围电路；其中，当所述第一阵列和所述第二阵列通过所述外围电路断开连接时，向所述第一阵列输入预充电压及脉冲信号，并通过所述第一阵列执行按位阵列向量乘法运算；当所述第一阵列和所述第二阵列通过所述外围电路实现连接时，所述第一阵列和所述第二阵列组成开关电容电路，以通过所述第二阵列获取与所述脉冲信号对应的模拟求和及模拟加权求和运算，并输出运算结果。2.如权利要求1所述的加权求和存内计算电路，其特征在于，所述外围电路包括与所述第一阵列对应连接的第一外围电路、与所述第二阵列对应连接的第二外围电路以及复用电路；其中，所述复用电路包括运算放大器、模数转换器、移位寄存器与输出寄存器；所述第一外围电路包括与所述第一阵列对应设置的第一输入寄存器、第一脉冲产生器、第一字线驱动、第一读写电路、第一开关与预充电路、第一开关电路；所述第二外围电路包括与所述第二阵列对应设置的第二输入寄存器、第二脉冲产生器、第二字线驱动、第二读写电路、第二开关与预充电路、第二开关电路。3.如权利要求2所述的加权求和存内计算电路，其特征在于，在所述第一阵列和所述第二阵列中，每8列存储单元划分为一个列段，一个8比特权重用所述列段中的一行8个存储单元进行表示；并且，每个所述列段对应一个开关与预充电路、运算放大器、模数转换器和移位寄存器。4.如权利要求3所述的加权求和存内计算电路，其特征在于，当所述第一阵列和所述第二阵列通过所述外围电路断开连接时，所述第一阵列中用于当前计算的目标列的源线接地，位于同一列段内的其余列的所有源线与位线短接，并通过所述第一开关与预充电路预充至读电压；所述目标列的位线与地之间的等效电容为：8*C
BL
+7*C
SL
+C
BS
；其中，C
BL
表示所述位线到地之间的寄生电容，C
SL
表示所述源线到地之间的寄生电容，C
BS
表示位线到源线的寄生电容。5.如权利要求4...

【专利技术属性】
技术研发人员：王宗巍，杨韵帆，蔡一茂，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：