三维AND快闪存储器元件及其制造方法技术

本发明专利技术提供一种三维AND快闪存储器元件，包括：堆叠结构、通道柱、第一导体柱和第二导体柱以及电荷存储结构。堆叠结构位于介电基底上，其中所述堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。通道柱，延伸穿过所述堆叠结构。第一导体柱和第二导体柱，位于所述多个通道柱内，且与所述多个通道柱电性连接。所述第一导体柱包括第一金属硅化物柱，所述第二导体柱包括第二金属硅化物柱。电荷存储结构，位于所述多个栅极层与所述通道柱之间。位于所述多个栅极层与所述通道柱之间。位于所述多个栅极层与所述通道柱之间。

【技术实现步骤摘要】
三维AND快闪存储器元件及其制造方法


[0001]本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种三维AND快闪存储器元件及其制造方法。

技术介绍

[0002]非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛采用于个人电脑和其他电子设备中。目前业界较常使用的三维存储器包括或非门(NOR)存储器以及与非门(NAND)存储器。此外，另一种三维存储器为与门(AND)存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维存储器元件的发展已逐渐成为目前的趋势。

技术实现思路

[0003]本专利技术提出一种三维AND快闪存储器元件可以降低源极柱和漏极柱与通道柱之间的接触电阻。
[0004]本专利技术提出一种三维AND快闪存储器元件的制造方法可以与现有工艺整合而制作出具有低阻值的源极柱和漏极柱，并降低源极柱和漏极柱与通道柱之间的接触电阻。
[0005]本专利技术的一实施例提出一种三维AND快闪存储器元件，包括：堆叠结构、通道柱、第一导体柱和第二导体柱以及电荷存储结构。堆叠结构位于介电基底上，其中所述堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层。通道柱，延伸穿过所述堆叠结构。第一导体柱和第二导体柱，位于所述通道柱内，且与所述通道柱电性连接，其中所述第一导体柱包括第一金属硅化物柱，所述第二导体柱包括第二金属硅化物柱。电荷存储结构，位于所述多个栅极层与所述通道柱之间。
[0006]本专利技术的一实施例提出一种三维AND快闪存储器元件的制造方法，包括：形成堆叠结构于介电基底上，其中所述堆叠结构包括彼此交替堆叠的多个中间层与多个绝缘层。形成通道柱，延伸穿过所述堆叠结构。形成第一附加柱与第二附加柱于所述通道柱内，所述第一附加柱与所述第二附加柱分别与部分所述通道柱电性连接。使所述第一附加柱与所述第二附加柱反应形成第一金属硅化物柱与第二金属硅化物柱。将所述多个中间层取代为多个栅极层。形成多个电荷存储结构，于所述多个栅极层与所述通道柱之间。
[0007]基于上述，本专利技术实施例的三维AND快闪存储器元件以低阻值的金属以及金属硅化物形成源极柱和漏极柱，可降低源极柱和漏极柱的阻值，并降低源极柱和漏极柱与通道柱之间的接触电阻。
[0008]本专利技术实施例的三维AND快闪存储器元件的制造方法可以与现有工艺整合而制作出具有低阻值的源极柱和漏极柱，并降低源极柱和漏极柱与通道柱之间的接触电阻。
附图说明
[0009]图1A示出根据一些实施例的3D AND快闪存储器阵列的电路图。
[0010]图1B示出图1A中部分的存储阵列的局部三维视图。
[0011]图1C与图1D示出图1B的切线I
‑
I
’
的剖面图。
[0012]图1E示出图1B、图1C、图1D的切线II
‑
II
’
的上视图。
[0013]图2A至图2L是依照本专利技术的实施例的一种三维AND快闪存储器元件的制造流程的剖面示意图。
[0014]图3A至图3L示出图2C至图2L的切线III
‑
III
’
的上视图。
[0015]图4A至图4F是依照本专利技术的实施例的另一种三维AND快闪存储器元件的制造流程的剖面示意图。
[0016]图5A至图5F示出图4A至图4F的切线IV
‑
IV
’
的上视图。
[0017]附图标记说明
[0018]10、A
(i)
、A
(i+1)
：存储阵列
[0019]12：电荷存储层
[0020]14、114：隧穿层
[0021]15、56、156：分隔层
[0022]16、116：通道柱
[0023]20：存储单元
[0024]24、124：绝缘填充层
[0025]28、128：绝缘柱
[0026]32a：源极柱/导体柱
[0027]32b：漏极柱/导体柱
[0028]36、136：阻挡层
[0029]38、138：栅极层/字线
[0030]40、140：电荷存储结构
[0031]50、100：介电基底
[0032]52、150：栅极堆叠结构
[0033]54、101、104：绝缘层
[0034]60：箭头
[0035]102：停止层
[0036]103：导体层
[0037]106、106a：中间层
[0038]117：间隙壁 108：开孔
[0039]110：保护层
[0040]112：电荷存储层
[0041]115：顶盖绝缘层 119a、119b、219a、219b：附加柱
[0042]120、120a、120b、123、220、220a、220b：金属层
[0043]121a、121b、221a、221b：金属硅化物柱
[0044]122、122a、122b：势垒层
[0045]123a、123b：金属柱
[0046]130a、130b：孔
[0047]132a、132b：导体柱
[0048]133：分隔沟槽
[0049]134：水平开口
[0050]137：势垒层
[0051]142：衬层
[0052]144：导体层
[0053]BLOCK、BLOCK
(i)
、BLOCK
(i+1)
：子区块
[0054]BL
n
、BL
n+1
：位线
[0055]SP
(i)n
、SP
(i)n+1
、SP
(i+1)n
、SP
(i+1)n+1
：源极柱
[0056]DP
(i)n
、DP
(i)n+1
、DP
(i+1)n
、DP
(i+1)n+1
：源极柱
[0057]P1：热工艺
[0058]P2：氮化工艺
[0059]SK1：堆叠结构
[0060]TB：区块
[0061]WL
(i)m
、WL
(i)m+1
、WL
(i+1)m
、WL
(i+1)m+1
：字线
[0062]X、Y、Z：方向
[0063]I
‑
I
’
、II
‑
II
’
、III
‑
III
’
、IV
‑
IV
’
：切线
具体实施方式
[0064]三维快闪存储器中通常以掺杂的多晶硅柱来作为源极和漏极。然而，掺杂的多晶硅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维AND快闪存储器元件，其特征在于，包括：堆叠结构，位于介电基底上，其中所述堆叠结构包括彼此交替堆叠的多个栅极层与多个绝缘层；通道柱，延伸穿过所述堆叠结构；第一导体柱和第二导体柱，位于所述通道柱内，且与所述通道柱电性连接，其中所述第一导体柱包括第一金属硅化物柱，所述第二导体柱包括第二金属硅化物柱；以及电荷存储结构，位于所述多个栅极层与所述通道柱之间。2.根据权利要求1所述的三维AND快闪存储器元件，其特征在于，所述第一导体柱还包括第一金属柱，其中所述第一金属硅化物柱位于所述通道柱与所述第一金属柱之间；所述第二导体柱还包括第二金属柱，其中所述第二金属硅化物柱位于所述通道柱与所述第二金属柱之间。3.根据权利要求2所述的三维AND快闪存储器元件，其特征在于，所述第一金属硅化物柱的电阻值小于或等于所述通道柱的电阻值，所述第二金属硅化物柱的电阻值小于或等于所述通道柱的电阻值。4.根据权利要求2所述的三维AND快闪存储器元件，其特征在于，所述第一金属硅化物柱的电阻值介于所述第一金属柱的电阻值及所述通道柱的电阻值之间。5.根据权利要求2所述的三维AND快闪存储器元件，其特征在于，所述第一金属硅化物柱的体积小于或等于所述第一金属柱的体积；所述第二金属硅化物柱的体积小于或等于所述第二金属柱的体积。6.根据权利要求2所述的三维AND快闪存储器元件，其特征在于，所述第一导体柱还包括第一势垒层，位于所述第一金属硅化物柱与所述第一金属柱之间；以及所述第二导体柱还包括第二势垒层，位于所述第二金属硅化物柱与所述第二金属柱之间。7.根据权利要求6所述的三维AND快闪存储器元件，其特征在于，所述第一导体柱还包括第一金属层，其中所述第一势垒层还位于所述第一金属层与所述第一金属柱之间；以及所述第二导体柱还包括第二金属层，其中所述第二势垒层还位于所述第二金属层与所述第二金属柱之间，其中所述第一金属层与所述第一金属硅化物柱连接并共同环绕所述第一金属柱，所述第二金属层与所述第二金属硅...

【专利技术属性】
技术研发人员：苏嬿如，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：