【技术实现步骤摘要】
测试访问电路、方法、芯片及可读存储介质
[0001]本申请属于集成电路
，具体涉及一种测试访问电路、方法、芯片及可读存储介质。
技术介绍
[0002]联合测试工作组(Joint Test Action Group，JTAG)通过在芯片内部设置测试访问端口(Test Access Port，TAP)，由JTAG的测试寄存器通过TAP访问芯片的待测寄存器，对芯片进行测试。
[0003]现有技术中，芯片内部的测试寄存器和测试访问电路中的测试访问端口，当芯片的待测寄存器增加时，待测寄存器对应的测试寄存器和测试访问端口也随之增加，导致芯片的测试硬件成本增加。
技术实现思路
[0004]本申请实施例的目的是提供一种测试访问电路、方法、芯片及可读存储介质，能够解决测试硬件成本随着待测寄存器的数量增加的问题。
[0005]第一方面，本申请实施例提供了一种测试访问电路，所述电路包括：主端口模块以及级联的N个测试访问模块，所述N个测试访问模块与所述主端口模块连接，所述N为正整数，所述测试访问模块包括测试访问...
【技术保护点】
【技术特征摘要】
1.一种测试访问电路，其特征在于，所述电路包括：主端口模块以及级联的N个测试访问模块，所述N个测试访问模块与所述主端口模块连接，所述N为正整数，所述测试访问模块包括测试访问端口；所述主端口模块用于接收测试寄存器发送的配置信号，并根据所述配置信号对所述N个测试访问模块进行配置，以及，根据配置结果从所述N个测试访问模块中确定待测寄存器对应的目标测试访问模块；所述目标测试访问模块用于接收所述测试寄存器发送的测试数据，并通过所述目标测试访问模块中的测试访问端口向所述待测寄存器发送所述测试数据，以及将所述待测寄存器的测试结果发送给所述测试寄存器。2.根据权利要求1所述的电路，其特征在于，所述主端口模块包括第一输入接口和第一输出接口，所述第一输入接口与所述测试寄存器的测试输出接口连接；所述测试访问模块包括第二输入接口和第二输出接口；所述N个测试访问模块包括多级测试访问模块；所述多级测试访问模块中的第一级测试访问模块的第二输入接口与所述第一输出接口连接，第M级测试访问模块的第二输入接口与第M
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1级测试访问模块的第二输出接口连接，第N级测试访问模块的第二输入接口与第N
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1级测试访问模块的第二输出接口连接，所述第N级测试访问模块的第二输出接口与所述测试寄存器的测试输入接口连接，所述M为大于1小于N的整数；所述主端口模块还用于，通过所述第一输入接口接收所述测试寄存器通过所述测试输出接口发送的所述配置信号。3.根据权利要求2所述的电路，其特征在于，所述主端口模块还包括第一旁路器，所述第一旁路器与所述测试输出接口、第一输出接口以及所述第一级测试访问模块的第二输入接口连接；所述第一旁路器用于接收第一旁路信号，并根据所述第一旁路信号导通所述测试输出接口与所述第二输入接口的连接。4.根据权利要求2所述的电路，其特征在于，所述测试访问模块还包括第二旁路器；所述第一级测试访问模块的第二旁路器，与所述主端口模块的第一输出接口、所述第一级测试访问模块的第二输出接口以及第二级测试访问模块的第二输入接口连接，用于根据所述主端口模块发送的第二旁路信号，导通所述第一输出接口与所述第二级测试访问模块的第二输入接口的连接；所述第M级测试访问模块的第二旁路器，与所述第M
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1级测试访问模块的第二输出接口、所述第M级测试访问模块的第二输入接口以及所述第M+1级测试访问模块的第二输入接口连接，用于根据所述主端口模块发送的第二旁路信号，导通所述第M
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1级测试访问模块的第二输出接口与所述第M+1级测试访问模块的第二输入接口的连接；所述第N级测试访问模块的第二旁路器，与第N
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1级测试访问模块的第二输出接口、所述第N级测试访问模块的第二输入接口以及所述测试寄存器的测试输入接口连接，用于根据所述主端口模块发送的第二旁路信号，导通所述第N
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1级测试访问模块的第二输出接口与所述测试输入接口的连接。5.根据权利要求2所述的电路，其特征在于，所述测试访问模块还包括第一总线接口；在所述测试访问模块被作为目标测试访问模块的情况下，所述目标测试访问模块用于
将所述第一总线接口与所述待测寄存器的第二总线接口连接，并通过所述第一总线接口向所述待测寄存器发送所述测试数据，以及，通过所述第一总线接口接收所述待测寄存器的测试结果；所述测试数据用于供所述待测寄存器进行测试，并控制所述待测寄存器通过所述第二总线接口向所述测试访问模块发送...
【专利技术属性】
技术研发人员：茹敏强，
申请(专利权)人：广州全盛威信息技术有限公司，
类型：发明
国别省市：
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